- •Введение
- •Раздел 1. Математические основы цифровой схемотехники Представление информации в эвм
- •Коды с выявлением ошибок
- •Коды с исправлением ошибок
- •Раздел 2. Алгебра логики и теоретические основы синтеза цифровых устройств Элементы математической логики
- •Формы логических функций и их использование для синтеза логических схем
- •Логические элементы и схемы. Классификация логических устройств
- •Методы минимизации логических функций
- •Раздел 3. Синтез комбинационных схем Этапы построения логической схемы
- •Мультиплексоры и демультиплексоры
- •Дешифраторы и шифраторы
- •Компараторы, сумматоры
- •Раздел 4. Триггерные элементы цифровых устройств Классификация триггеров и их общие характеристики. Асинхронный rs-триггер и его разновидности
- •Асинхронные триггеры с одним входом
- •Cинхронные триггеры Синхронные триггеры со статическим управлением.
- •Синхронные триггеры, построенные по принципу двухступенчатого запоминания информации.
- •Раздел 5. Синтез цифровых автоматов Регистры. Регистр сдвига
- •Счетчики по mod m. Реверсивные счетчики. Синтез последовательных схем
- •Раздел 6. Современное состояние и перспективы развития элементной базы и средств вычислительной техники
Cинхронные триггеры Синхронные триггеры со статическим управлением.
Рассмотрим триггеры, в которых действие управляющих сигналов на входе С проявляется в течение всего времени существования этих сигналов.
рис 1
RS-триггер. На рис. 1,а,б показаны логические структуры синхронного RS-триггера. Как видно из представленных структур, синхронный RS-триггер состоит из асинхронного триггера с прямыми (либо инверсными) входами, на входах R и S которого включены логические элементы И (И-НЕ). С помощью логических элементов И (H-HE) обеспечивается передача активных уровней информационных входов S и R синхронного триггера на входы S и R входящего в его состав асинхронного триггера только при наличии уровня лог. 1 на синхронизирующем входе С.
На рис. 1,в показано условное изображение синхронных RS-триггеров в схемах.
D-триггер. Имеет лишь один информационный вход, называемый входом D. Вход С управляющий и служит для подачи синхронизирующего сигнала.
Функционирование D-триггера определяется таблицей состояний (рис. 2,а). Как видно из таблицы, при C = l триггер устанавливается в состояние, определяемое логическим уровнем на входе D (при C = 0 он сохраняет ранее установленное состояние Q0). Такое функционирование может быть описано логическим выражением
|
(1) |
рис 2
На рис. 2,б представлены логические структуры D-триггера, состоящего из асинхронного RS-триггера с логическими элементами на входах. D-триггер воспринимает информацию со входа D при C = l и затем ее может хранить неопределенно длительное время, пока C = 0. На рис. 2,г показано символическое изображение D-триггера.
Синхронные триггеры, построенные по принципу двухступенчатого запоминания информации.
Особенность триггеров с двухступенчатым запоминанием информации состоит в том, что они содержат две триггерные структуры: одна из них образует так называемый ведущий триггер а другая - ведомый (рис. 3) . Оба триггера функционируют как синхронные триггеры со статическим управлением. При значении на синхронизирующем входе С = 1 ведущий триггер устанавливается в состояние, соответствующее сигналам, поступающим на информационные входы. Ведомый триггер, имеющий инверсный синхронизирующий вход при этом невосприимчив к информации, поступающей на его вход с выхода ведущего триггера. Он продолжает находиться в состоянии, в которое был ранее установлен (в предыдущем тактовом периоде).
рис 3 |
При изменении значения С (с значения С = 1 на значение C = 0) ведущий триггер отключается от информационных входов и перестает реагировать на изменения значений сигналов на этих входах; ведомый триггер устанавливается в состояние, в котором находится ведущий триггер. С этого момента на выходах устанавливаются значения, соответствующие входным сигналам, поступавшим к моменту рассматриваемого фронта сигнала на синхронизирующем входе.
Таким образом, управление процессами в триггере с двухступенчатым запоминанием информации за время тактового периода осуществляется двумя фронтами сигнала на синхронизирующем входе: на положительном фронте происходят установка ведущего триггера, на отрицательном фронте - ведомого триггера. В качестве примера рассмотрим JK-триггep с двухступенчатым запоминанием информации.
JK-триггер. Выражение, определяющее функционирование JK-триггера:
|
(2) |
Из (2) следует, что состояние Q, в которое устанавливается триггер, определяется не только уровнями на информационных входах J и K, но и состоянием Q0, в котором ранее находился триггер.
рис 4
При переходе на входе С к уровню лог. 1 на синхронизирующий вход триггера Тг2 через инвертор подается уровень лог. 0 и логическая связь между триггерами обрывается. Триггер Тг1 устанавливается в состояние Q, определяемое выражением (2). Подача вновь на вход С уровня лог. 0 приводит к передаче состояния Q из триггера Тг1, в триггер Тг2. Символическое изображение описанного JK-триггера приведено на рис. 4.
Т-триггер. При поступлении на вход Т импульса на положительном его фронте ведущий триггер Тг1, устанавливается в состояние, противоположное состоянию ведомого триггера Тг2; на отрицательном фронте входного импульса происходит передача состояния триггера Тг1 в триггер Тг2.