Значения разрядов конфигурационного регистра.

1 – разрешение контроля шины

2 – разрешение реакции на контроль шины

3 – разрешение генерации АERR

4 – разрешение формирования BERR к инициатору транзакции

6 – разрешение формирования BERR по внутренней ошибке инициатора

А8# 10 –разрешение реакции на AERR

A9# – разрешение реакции на BERR – бит для указания данного режима в процессе отсутствует, т.к. реакция не контролируется процессором.

Фаза ответа

Наличие сигнала DEFFER в фазе ответа указывает на то, что транзакция, для которой сформировался ответ, переводится в ранг задержанной или должна быть повторена, конкретная причина указывается в байте ответа RS[2÷0].

Причины для задержки получения данных инициатором (транзакция чтения) могут быть различны. Одна из них является задержка из-за появления в фазе отслеживания HIT u HITM одновременно в активном состояние, свидетельствующие о том, что необходимо выполнение транзакции «обратная запись» с агентом, активизирующем вышеупомянутые сигналы. RS[2÷0]=001

другой причиной может быть недоступность к данным из-за того, что в системе существуют параллельные потоки приема/передачи данных с памятью помимо процессора – память, которые не блокируют эту связь, АВР – память, память – диски, память – сетевой адаптер. Для транзакции чтения RS=101 – нет ответа дан.

С другой стороны возможно выполнение задержки транзакции не сопровождая сигналом DEFFER в фазе ответа и для инициатора она происходит как обычная (для транзакции записи) с нормальным ответом. В этом случае запрос транзакции буферизируется (адрес и код) в MCH и приоритетный агент, принимающий данную транзакцию, несет полную ответственность за ее нормальное окончание. Другим вариантом, способствующим увеличению пропускной способности шины при выполнение транзакции записи является не задержка самого цикла записи (фаза данных), а задержка ответа. В этом случае приоритетный агент MCH буферизирует ответы транзакций в в случае перегрузки шины и выдает их инициаторам при первой возможности RS=010 – задержка ответа, сопровождается сигналом DEFFER.

В случае обнаружения ошибки в фазе контроля связанной с нарушением протокола (например переполнение таймеров, контролирующих приём повторных транзакций или неисправленных ошибок в памяти) RS=100 тяжелая ошибка, активизирующаяся в процессе транзакции «shutdoun».

1. Наличие сигнала DEFFER в фазе ответа указывает, что текущая транзакция для которой сформировался фаза ответа переводится в ранг задержанной или должна быть повторена, конкретная причина указывается байтом RS[2÷0].

2. Отсутствие сигнала DEFFER в фазе ответа для транзакций, которые могли быть задержанными (о чём инициатор (процессор) сообщает чипсету во второй фазе запроса сигн. DEN>A4#) говорит о том, что данная транзакция будет выполнена без задержки, а процессор может использовать ее идентификатор для другой транзакции подобно тому, как он это делает при получение с чипсета «задержанный ответ» для транзакции с указателем DEN.

Когда же процессор получая DEFFER u RS c кодом повтор, он переводит транзакцию в ранг отложенных и оставляет ее до тех пор в буфере отложенных, пока не организует цикл повтора специальной транзакции «DEFFER Reaply» с кодом REQ[4÷0]=00006 и содержимым в разрядах шины адреса [16÷23] DID[7÷0], где находится информация идентификатора транзакции _ _