2 Тема № 2. Устройство суммирования двоичных чисел

2.1 Описание принципа работы заданной структурной электрической схемы устройства суммирования

Структурная электрическая схема устройства суммирования двоичных чисел представлена на рисунке 7.

Рисунок 7 – Устройство суммирования двоичных чисел. Схема электрическая структурная

Рассмотрим назначение узлов, входящих в структурную схему устройства.

Четырехразрядный двоичный сумматор с параллельным переносом У3 предназначен для суммирования четырехразрядных двоичных чисел A и B, представленных разрядами a₃…a₀ и b₃…b₀. На выходе сумматора формируется четырехразрядная сумма S, представленная разрядами s₃…s₀, а также перенос P.

Работа устройства синхронизируется тактовыми импульсами U_с, причем ввод слагаемых осуществляется по отрицательному перепаду сигнала синхронизации, суммирование – при низком уровне сигнала синхронизации, а вывод результата – по положительному перепаду.

Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 8.

Рисунок 8 – Временная диаграмма, поясняющая процесс функционирования устройства

В момент времени t₁ по отрицательному перепаду тактового импульса U_с начинается ввод слагаемых. К моменту времени t₂ ввод заканчивается и начинается суммирование. К моменту времени t₃ суммирование заканчивается, и по положительному перепаду сигнала синхронизации U_с результат суммирования записывается в регистр У4 и триггер переноса У5.

Рассмотрим пример суммирования двоичных чисел, заданных в шестнадцатеричной системе счисления¹⁾.

Например, А=F₁₆ и B=2₁₆. Переведем заданные числа в двоичную систему счисления и выполним суммирование

								a3	a2	a1	a0
					A	=		1	1	1	1
				+
					B	=		0	0	1	0
								b3	b2	b1	b0
					A+B	=	1	0	0	0	1
							s4	s3	s2	s1	s0

Таким образом, полный результат суммирования А+В=11₁₆, так как имеется перенос P в пятый разряд S₄.

2.2 Задание на проектирование к теме № 2

Описать принцип построения и разработать в базисе И-НЕ логическую схему четырехразрядного двоичного сумматора с параллельным переносом. Разработать логическую схему суммирующего четырехразрядного недвоичного счетчика на JK-триггерах с коэффициентом пересчета K_пер, заданным в таблице 3. В принципиальной электрической схеме устройства суммирования использовать двоичный счетчик. Разработать принципиальную электрическую схему устройства суммирования по заданной структурной схеме (рисунок 7) на микросхемах схемотехники КМОП.

Таблица 3 – Исходные данные для проектирования устройства суммирова-

ния двоичных чисел

Номер варианта	Значение числа A (P=16)	Значение числа B (P=16)	К пер
2.1	E	4	15
2.2	C	7	14
2.3	3	E	13
2.4	E	5	12
2.5	B	8	11
2.6	5	C	9
2.7	D	2	13
2.8	E	1	12
2.9	B	3	11
2.10	4	B	9

Описать работу принципиальной электрической схемы устройства суммирования в течение одного периода сигнала синхронизации U_c при суммировании заданных в таблице 3 чисел A и B.

2.3 Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом

Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор, который используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, код “с избытком 3” и в ряде других операций [7, 8, 9].

Суммирование многоразрядных двоичных чисел производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел A_i, B_i и переноса из соседнего младшего разряда C_i, образуя на выходах значение суммы S_i и переноса в старший разряд C_i+1.

Условное графическое обозначение одноразрядного двоичного сумматора приведено на рисунке 9.

Рисунок 9 – Условное графическое обозначение одноразрядного сумматора

В таблице 4 приведена таблица истинности одноразрядного сумматора.

Таблица 4 – Таблица истинности одноразрядного сумматора

Ai	Bi	Ci	Si	Ci+1
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Логические функции для выходов S_i и C_i+1 одноразрядного сумматора, записанные в СДНФ по данным таблицы 4, после минимизации имеют вид

(5)

(6)

Как следует из выражения (5), функцию S_i удобно реализовать с помощью двух логических элементов Исключающее ИЛИ, которые часто называют полусумматорами. Функциональная схема одноразрядного сумматора на основе двух полусумматоров показана на рисунке 10.

Рисунок 10 – Функциональная схема одноразрядного сумматора на основе двух полусумматоров

Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор. На рисунке 11 приведена функциональная схема четырехразрядного параллельного сумматора с последовательным переносом.

В ее младшем разряде также используется полный одноразрядный сумматор. При этом наличие входа переноса C₀ позволяет рассматривать схему как четырехразрядную секцию сумматора с большой разрядностью. Такая секция может быть реализована в виде микросхемы.

Существенным недостатком сумматоров с последовательным переносом является большая задержка () выходного сигналаC_n в цепи переноса, связанная с его последовательным прохождением через все одноразрядные сумматоры, каждый из которых имеет задержку переноса t_c. В результате t_Cn=nt_c, а задержка образования n-го разряда суммы t_Sn=t_S+(n-1)t_C, где t_S – задержка суммы одноразрядного сумматора. При числе разрядов n>4…8 времена t_Sn, t_Cn оказываются весьма значительными, поэтому для повышения быстродействия в сумматорах обычно применяют ускоренные способы формирования переноса.

Наиболее часто используется одновременное (параллельное) формирование переноса для нескольких разрядов. При этом вводятся вспомогательные функции генерации переноса и распространения переноса .Тогда выражение (6) можно представить в следующем виде

(7)

Рисунок 11 – Функциональная схема четырехразрядного параллельного сумматора с последовательным переносом

Из выражения (7) следует, что сигнал переноса на выходе i-го разряда генерируется самим разрядом (G_i=1) при A_i=B_i=1 независимо от результата переноса из соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов. Однако, если только один из сигналов A_i, B_i равен единице, то перенос в следующий разряд будет иметь место только при наличии переноса из предыдущего разряда (P_i=1, C_i=1). В этом случае Именно этот случай будет реализован, если значения функцийG_i, P_i снимать с выходов первого полусумматора схемы, показанной на рисунке 10.

Таким образом, сигналы переноса в каждом разряде формируются одновременно в соответствии с выражением (7).

В обобщенном виде получаем

(8)

Для образования переносов C₁, C₂,…, C_i+1 необходимо предварительно получить функции P_i, G_i для каждого разряда. Как видно из выражения (8), сложность функций и, соответственно, схем формирования переноса C_i+1 быстро возрастает при увеличении числа разрядов i. Поэтому данный способ используется при .

Устройство, реализующее функции (8), называют схемой ускоренного переноса (СУП). На функциональных схемах его обозначают символом GRP.

Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом показана на рисунке 12.

На рисунке 12 изменено условное графическое обозначение одноразрядных сумматоров, так как от них выход переноса C_i+1 не требуется, достаточно одного выхода суммы S. Для реализации ускоренного переноса в одноразрядные сумматоры необходимо ввести дополнительные логические элементы для формирования сигналов G_i, P_i в соответствии с выражением (7).

Рисунок 12 – Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом

2.4 Методические указания по разработке разделов проекта к теме № 2

Логическую схему четырехразрядного двоичного сумматора с параллельным переносом постройте в базисе И-НЕ.

Для этого на основании логических функций (5) и (8) запишите логические функции для выходов суммы S₀…S₃ и переноса C₁…C₄ и преобразуйте их в базис И-НЕ. При этом для каждого сигнала переноса отдельно запишите выражения для сигналов генерации переноса G₀…G₃ и распространения переноса P₀…P₃. Пример приведен в [9]. Логическую схему вычертите в формате A3 и выполните указания раздела 4.

Синтез недвоичного счетчика с заданным коэффициентом пересчета выполните по методике, приведенной в приложении А.

Принципиальную электрическую схему устройства суммирования разработайте на выбранных микросхемах на основе заданной структурной схемы (рисунок 7) и разработанной логической схемы сумматора. Принципиальную схему вычертите в формате А2 и выполните указания раздела 4.