7.5. Сумматоры

Рассмотрим схему четырехразрядного сумматора, описанную на языке AHDL. Разрядность сумматора задаётся параметром NB. Сумматор имеет входные группа сигналов шины A[NB..1] и B[NB..1], выходную группу сигнала суммы S[NB..1] и сигнал выхода переноса cout из старшего разряда. Представленный сумматор реализован по стандартной схеме на базе одноразрядных сумматоров. Булевы уравнения, заданные в векторном виде, имеют стандартный вид и выглядят следующим:

S_i= A_iB_iP_i-1

P_i+1=A_iB_i+ A_iP_i-1+B_iP_i-1

Описание сумматора имеет следующий вид.

CONSTANT NB=4;

Subdesign suma

( A[NB..1]:INPUT;

B[NB..1]:INPUT;

S[NB..1],cout:OUTPUT;

)

Variable

Per[NB..1] :NODE;

BEGIN

S1=A1$B1;

Per1=A1&B1;

S[NB..2]=A[NB..2]$B[NB..2]$Per[(NB-1)..1];

Per[NB..2]=A[NB..2]&B[NB..2] # Per[(NB-1)..1]&(A[NB..2]#B[NB..2]);

cout = Per[NB];

END;

Ниже, на рис 7.5 приведена временная диаграмма работы сумматора.

Рис. 7.5. Временная диаграмма работы сумматора.

7.6. Вычитатели

Рассмотрим схему четырехразрядного вычитателя, описанную на языке AHDL. Разрядность вычитателя задаётся параметром NB. Сумматор имеет входные группа сигналов шины A[NB..1] - (уменьшаемое) и B[NB..1] - (вычитаемое), выходную группу сигнала разности S[NB..1] и сигнал выхода заёма cout из старшего разряда. Представленный вычитатель реализован по стандартной схеме на базе одноразрядных вычитателей. Булевы уравнения, заданные в векторном виде, имеют стандартный вид и выглядят следующим:

S_i= A_iB_iP_i-1

_{___} _ _ _{_______}

P_i+1=A_iB_i+ A_iP_i-1+B_iP_i-1

Описание вычитателя имеет следующий вид.

CONSTANT NB=4;

SUBDESIGN RAZ

( A[NB..1]:INPUT;

B[NB..1]:INPUT;

S[NB..1],cout:OUTPUT;)

Variable

Per[NB..1] :NODE;

BEGIN

S1=A1$B1;

Per1=!A1&B1;

S[NB..2]=A[NB..2]$B[NB..2]$Per[(NB-1)..1];

Per[NB..2]=!A[NB..2]&B[NB..2] # Per[(NB-1)..1]&(!A[NB..2]#B[NB..2]);

cout = Per[NB];

END;

Ниже, на рис 7.6 приведена временная диаграмма работы вычитателя.

Рис. 7.6. Временная диаграмма работы вычитателя.

7.7. Шинные формирователи

Шинные приёмо-передатчики позволяют организовать передачу и приём информации между несколькими источниками и приёмниками по общей шине данных. В каждый момент времени на общей шине данных может быть активен только один источник сигнала. Управлением работой шинных формирователей осуществляет специальное логическое устройство, называемое арбитром.

Рассмотрим схему типичного шинного приёмо-передатчика, представленную на рис 7.7.1.

Рис 7.7.1. Схема типичного шинного приёмо-передатчика.

Представленная схема шинного приёмо-передатчика имеет двунаправленную шину данных DB1, DB2. При различных комбинациях сигналов управления CS и ADR возможны следующие режимы передачи данных:

• сигнал IN передается на шину DB и на шину OUT;

• сигнал IN передается на шину DB, шина OUT отключена;

• сигнал DB и на шину OUT;

• шина OUT отключена.

Ниже приведен текст описания работы шинного приёмо-передатчика нa языке AHDL.

Subdesign shina

( IN1,IN2,CS,ADR: INPUT;

DB1,DB2:BIDIR;

OUT1,OUT2: OUTPUT;)