- •2.4.1. Классификация диодов.
- •Полевые транзисторы.
- •Тиристор. Типы, назначение, хар-ки.
- •Интегральные микросхемы. Виды, технологии.
- •Компенсационные стабилизаторы
- •Стабилизаторы тока
- •Импульсные стабилизаторы напряжения
- •Демультиплексоры
- •Дешифраторы
- •Триггеры
- •Регистры
- •Оперативные и постоянные запоминающие устройства
Демультиплексоры
Демультиплексор (распределитель) является схемой, выпол- няющей функцию, противоположную мультиплексору. У де- мультиплексора один вход и несколько выходов.
Рисунок 2 - Условное обозначение
|
A0 |
MIX |
|
Y |
| ||||
A1 | ||||
|
A2 | |||
|
A3 | |||
|
A | |||
|
A5 | |||
|
A6 |
| ||
|
A7 | |||
| ||||
a0 a1 a3 | ||||
| ||||
| ||||
|
Мультиплексор
Am- информационные входы.
am- адресные входы.
Число информационных входов му
равно числу комбинаций адресных (Мультиплексор из восьми в один) Принцип действия аналогичен прин
В каждый момент времени к выходу мультиплексора подсоединѐн только один вход , при- чѐм тот, индекс которого в двоичном коде набран на адресных входах.
Шифраторы
для преобразования двоичного кода в другой
Шифраторы выполняют функцию, обратную дешифраторам, преобразуя код в двоичный код.
Шифраторы приоритета, если «1» появляется не на одном, а на нескольких входах, то на выходе появляется код старшего числа.
Рисунок 1 - Условное обозначение шифратора
Дешифраторы
Полным дешифратором называется комбинационная схема, имеющая n входов и 2n выхо- дов. Причем каждой комбинации значений входных сигналов соответствует сигнал равный логической 1 только на одном выходе. Таблица 1 - таблица истинности дешифратора на 8 кодовых комбинаций. Его условное обозначение смотрите на рис.2
Таблица 1 Таблица истинности дешифратора
Рисунок 2
Дешифраторы могут быть не- полными, реализующими m<2n комбинаций. Такие дешифраторы используются, например, для пре- образования двоичного кода в де- сятичный. Например 155ИД1 или 564ИД1, то есть дешифратор 410.
Дешифраторы предназначены
0 |
C |
a0 |
|
1 | |||
2 | |||
3 | |||
| |||
4 |
a1 | ||
| |||
5 |
a2 | ||
| |||
6 |
a3 | ||
| |||
7 | |||
8 | |||
9 |
|
a0 |
DC |
0 |
|
| ||||
1 | ||||
| ||||
2 | ||||
| ||||
3 | ||||
|
| |||
a1 |
4 | |||
|
| |||
a2 |
5 | |||
|
| |||
a3 |
6 | |||
|
| |||
7 | ||||
| ||||
8 | ||||
| ||||
9 | ||||
|
Дешифратор Шифратор
Триггеры
Триггер - электронное устройство, с помощью которого можно записывать, хранить и считывать двоичную информацию. Он имеет два устойчивых состояния равновесия, одно из которых принимают за логическую 1, а другое за 0.
Триггер – устройство, имеющее 2 устойчивых состояния, в которых он может нахо- диться сколь угодно долго до прихода управляющего воздей- ствия.
Рисунок 1 - Принципиальная схема триггера
В схемном отношении триггер представляет собой два про-
стейших усилительных каскада с взаимно обратными поло-
жительными связями, наличие которых приводит к тому, что
в устойчивом состоянии один транзистор усилителя открыт, а
другой - закрыт. Сигналя, снимаемые с выходов триггера
имеют два уровня постоянного напряжения. Так коду 1 соот-
ветствует состояние триггера, когда транзистор VT1 закрыт и
на его коллекторе высокое напряжение. Ввод в триггер дво-
ичных цифр производится по цепям установки единицы S (set), и установки 0 - R (reset). С
помощью таких цепей триггер переводится из одного состояния в другое. Положительные
сигналы S или R подаются на базы транзисторов VT1 и VT2.
Если триггер находится в состоянии 0, то при подаче сигнала S на базу VT2 последний
открывается, потенциал на его коллекторе понижается, что вызывает запирание VT1. По
окончании переходных процессов триггер оказывается в состоянии 1. В этом состоянии он
будет находиться до тех пор, пока не поступит сигнал R.
Триггер может быть выполнен на элементах ИЛИ-НЕ (см. рис.2).
Рисунок 2 - Схема триггера на элементах ИЛИ-НЕ и его
условное обозначение
Такой триггер называется асинхронным RS-триггером.
При R=1 и S=0 триггер устанавливается в нулевое состояние
(Q=0), при R=0 и S=1 - в единичное состояние (Q=1); при
R=S=0 триггер сохраняет состояние. Комбинация R=S=1 RS-
триггера запрещена.
Синхронный RS-триггер
Рисунок 3 - Схема синхронного RS-триггера и его условное обозначение.
Такие RS-триггеры имеют кроме информаци- онных входов R и S вход синхронизации C. Вход- ная информация заносится в синхронный RS- триггер в момент поступления импульса синхрони- зации. При С=0 триггер будет находится в режиме
хранения независимо от сигналов на R и S входах. D-триггер
Рисунок 4 - D-триггер и его условное обозначение
D-триггер соответствует RS-триггеру, работающему только в режимах установки, то есть либо с комбина- цией сигналов R=1 и S=0, либо с комбинациями сиг-
налов R=0 и S=1. Для организации хранения информации используется вход С.
JK-триггер
Рисунок 5 - Схема JK-триггера и его условное обозначение
JK-триггера наиболее универсален. Вход J и К соответствует S и R RS-триггера. Отличие состоит в том, что в JK-триггере нет запрещен- ного состояния входов. При состоянии на вхо- дах J=1, К=0 приход тактового импульса пере-
ключает триггер в состояние 1. При состоянии на входах J= 0, К=1 приход тактового им- пульса переключает триггер в состояние 0. Состояние на входах J= 0, К=0 соответствует
режиму хранения информации.
Введение дополнительных обратных связей позволяет исключить запрещенное состоя-
ние входов. При состоянии входов J=K=1 триггер работает в переключающем режиме.
Двухтактные триггеры
Рисунок 6 - Схема двухтактного триггера и его условное обозначение
Двухтактный триггер изменяет свое состояние только после окончания действия импульса син- хронизации.
С приходом тактового импульса по его фронту пер- вый триггер переключается в состояние, сформиро-
ванное соответствующим состоянием входа. В момент действия тактового импульса на вхо- де С второго триггера сохраняется состояние 0. По спаду тактового импульса на входе С второго триггера появляется логическая 1. Информация, записанная на первом такте в пер- вом триггере переписывается на выход второго триггера.
35