2.9 Функциональная схема масштабируемого устройства
На рисунке 21 представлена функциональная схема демультиплексора 2-16 на основе демультиплексора 1-8.
Рисунок 21 – Функциональная схема демультиплексора 2-16 на основе демультиплексора 1-8
2.10 Моделирование масштабируемого устройства
На рисунке 22 - 23 представлены результаты временного и функционального моделирования демультиплексора 2-16.
Рисунок 22 – Результат временного моделирования демультиплексора 2-16
Рисунок 23 – Результат функционального моделирования демультиплексора 2-16
Результат временного и функционального моделирования совпадает со значениями из таблицы истинности, представленной в таблице 4.
2.11 Код на hdl масштабируемого устройства
Ниже представлен код описания демультиплексора 2-16 на VHDL, в котором использовалось модульное подключение.
library IEEE; use IEEE.STD_LOGIC_1164.ALL;
use IEEE.std_logic_unsigned.all;
use ieee.numeric_std.all;
entity dmx2_16 is
port(
E: in std_logic;
x: in std_logic_vector(1 downto 0);
a: in std_logic_vector(2 downto 0);
D: out std_logic_vector(15 downto 0));
end;
architecture synth of dmx2_16 is
component dmx1_8
port(
E: in std_logic;
x: in std_logic;
a: in std_logic_vector(2 downto 0);
D: out std_logic_vector(7 downto 0));
end component;
begin
dmx1: dmx1_8
port map (E, x(1), a(2 downto 0), D(15 downto 8));
dmx2: dmx1_8
port map (E, x(0), a(2 downto 0), D(7 downto 0));
end;
2.12 Схема из rtl viewer для кода hdl масштабируемого устройства
На рисунке 24 представлена схема из RTL viewer для кода, написанном на VHDL, демультиплексора 2-16. Данная схема соответствует функциональной схеме, составленной ранее.
Рисунок 24 – Схема из RTL viewer для кода демультиплексора 2-16
2.13 Моделирование масштабируемого устройства, описанного кодом hdl
На рисунке 25 - 26 представлены результаты временного и функционального моделирования демультиплексора 2-16, описанного на VHDL.
Рисунок 25 – Результат временного моделирования демультиплексора 2-16, описанного на VHDL
Рисунок 26 – Результат функционального моделирования демультиплексора 2-16, описанного на VHDL
Результат временного и функционального моделирования совпадает со значениями из таблицы истинности, представленной в таблицей 4.
3 Реализация функции на основе мультиплексора
3.1 Таблица истинности
В таблице 5 представлена таблица истинности для логической функции F = .
Таблица 5 – Таблица истинности для функции
Входы |
Выход |
||||
W |
X |
Y |
Z |
F |
|
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
1 |
|
0 |
0 |
1 |
0 |
0 |
|
0 |
0 |
1 |
1 |
0 |
|
0 |
1 |
0 |
0 |
0 |
|
0 |
1 |
0 |
1 |
0 |
|
0 |
1 |
1 |
0 |
0 |
|
0 |
1 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
1 |
|
1 |
0 |
0 |
1 |
1 |
|
1 |
0 |
1 |
0 |
1 |
|
1 |
0 |
1 |
1 |
1 |
|
1 |
1 |
0 |
0 |
1 |
|
1 |
1 |
0 |
1 |
1 |
|
1 |
1 |
1 |
0 |
1 |
|
1 |
1 |
1 |
1 |
1 |
|