- •1.Кодирование логической и двоичной информации электрическими сигналами.
- •2. Потенциальная система кодирования, положительная и отрицательная логика .
- •3. Реализация ф–ии “и” на диодах.
- •4. Реализация ф–ии “или” на диодах.
- •5. Реализация ф–ии “не” на диодах.
- •6. Ттл элемент, схема, работа.
- •Переходная характеристика ттл элемента.
- •8. Ттл элемент, выходные характеристики.
- •9. Разновидности схем логических элементов.
- •10. Соединение логических элементов.
- •11. Соединение логических элементов и пассивных радиокомпонентов.
- •12. Асинхронный rs триггер.
- •13. Синхронный rs триггер.
- •14. D триггер-защёлка.
- •15. D триггер с динамической блокировкой входов.
- •16. Универсальный jk триггер.
- •17. Счётный триггер.
- •18. Счётчики, общие положения.
- •19. Двоичные счётчики.
- •20. Недвоичные счётчики.
- •21. Счётчики с параллельным переносом.
- •22. Параллельные регистры.
- •23. Сдвиговые регистры.
- •24. Реверсивные регистры.
- •25. Линейные дешифраторы.
- •26. Матричные дешифраторы.
- •27. Пирамидальный дешифратор.
- •28. Мультиплексор.
- •29. Реализация логических функций на мультиплексоре.
- •30. Одноразрядный сумматор.
- •31. Последовательный многоразрядный сумматор.
- •32. Параллельный многоразрядный сумматор.
- •34. Ттл элемент памяти.
- •36. Запоминающий элемент пзу.
- •37. Запоминающий элемент динамической памяти.
- •38. Организация бис зу.
- •39. Структурная схема бис зу.
- •40. Модуль памяти статического озу.
- •41. Триггер Шмитта.
- •42. Мультивибратор.
- •43 Формирователь импульсов.
- •44. Одновибратор.
- •45. Индикация состояния выхода логического элемента .
- •46. Статическая индикация.
- •47. Определение интервала времени по заданным уровням в цепях первого порядка .
- •49. Цап на суммировании токов.
- •50. Цап на резистивной матрице r-2r.
- •51. Ацп ─ общие принципы построения, погрешности.
- •52. Параллельный ацп.
- •53. Ацп последовательного приближения.
- •54. Ацп двойного интегрирования.
34. Ттл элемент памяти.
Электронное устройство предназначенное для хранения бита информации будем называть запоминающим элементом. Рассмотрим схему и работу запоминающего элемента ТТЛ. Схема приведена на рис. 76. ТТЛ элемент памяти представляет собой схему статического триггера собранного на транэисторах VT1 и VT2. Особенность схемы состоит в том, что использованы двухэмиттерные транзисторы. Электронное устройство предназначенное для хранения бита информации будем называть запоминающим элементом. ТТЛ элемент памяти представляет собой схему статического триггера собранного на транэисторах VT1 и VT2. Особенность схемы состоит в том, что использованы двухэмиттерные транзисторы.
На диаграмме приняты следующие обозначения: UA -- напряжение на адресном проводнике; Uраз -- напряжение на разрядной шине; Iрш0 -- ток в разрядной шине нулей. Показаны режимы: 0 - t1 -- хранение; t1 - t2 -- запись “1”; t2 - t3 -- чтение “1”; t3 -t4 -- запись “0”; t4 - t5 -- чтение “0”.
35. N-МОП элемент памяти.
Для серий логических элементов, имеющих положительное напряжение питания, лучше всего использовать МОП транзисторы с индуцированным каналом типа “n”, так как у этих транзисторов напряжение питания и напряжение отсечки -- положительны. Схемотехнической основой построения ячейки является статический триггер, у которого в стоковых цепях транзисторов использованы n - канальные полевые транзисторы в режиме источников тока. Схема ячейки приведена на рис. 78.
Транзисторы VT1, VT2 -- n - канальные с изоляцией канала от затвора обратносмещённым p-n переходом в режиме источника тока используются в качестве стоковых нагрузок транзисторов VT3,VT4, которые образуют статический триггер. Транзисторы VT5,VT6 , так называемые боковые транзисторы, предназначены для управления записью и считыванием информации в статическом триггере.
36. Запоминающий элемент пзу.
Также как и в ОЗУ для запоминания бита информации в ПЗУ предусматривается наличие элемента памяти. У однократно программируемых устройств в качестве запоминающего элемента используют проволочную перемычку между проводником адреса и проводником данных. Обычно, такая перемычка выполняется из материала с высоким удельным сопротивлением с целью получения малых токов пережигающих эти перемычки при программировании. ПЗУ со стиранием информации ультрафиолетовым светом в качестве устройства запоминающего бит информации используют полевой транзистор с плавающим затвором (ПЛМОП). При программировании у такого транзистора в плавающем затворе наводится заряд, который имеет длительное время жизни после программирования и формирует проводящий канал транзистора. При освещении такого транзистора ультрафиолетовым светом заряд в плавающем затворе рассасывается и транзистор закрывается, т.е. проводимость канала становится равна нулю. Таким образом, запомненное значение бита информации определяется состоянием канала полевого транзистора.
37. Запоминающий элемент динамической памяти.
запоминание осуществляется на псевдоконденсаторе С затвор - исток транзистора VT2. Транзисторы VT1 и VT3 предназначены для управления записью и чтением информации. Если “1” будем кодировать высоким уровнем (+5В), то для записи “1” этот сигнал нужно подать на шину записи. При наличии выборки данной ячейки -- на ШАзп подан высокий уровень , транзистор VT1 откроется и псевдоконденсатор С зарядится до высокого уровня напряжения. Для чтения запомненной информации шину чтения предварительно заряжают высоким уровнем, и при подаче высокого уровня на ШАчт -- выборка данной ячейки при чтении, откроется транзистор VT3.
Рис. 79. Динамический запоминающий элемент.
Наличие высокого уровня напряжения на затворе транзистора VT2 приводит и к его открытию, и предварительный заряд с шины чтения стечет через открытые транзисторы VT2 и VT3. При чтении “1” на выходе ( на шине чтения) получаем низкий уровень, т.е. инверсию единицы. Хотя затворные и истоковые цепи МОП транзисторов имеют высокие сопротивления, псевдоконденсатор С довольно быстро разряжается, что приводит к потере запомненной информации, чтобы зто не происходило нужно примерно каждые 3мсек подзаряжать конденсатор С. Этот процесс называют регенерацией памяти.