- •1.Кодирование логической и двоичной информации электрическими сигналами.
- •2. Потенциальная система кодирования, положительная и отрицательная логика .
- •3. Реализация ф–ии “и” на диодах.
- •4. Реализация ф–ии “или” на диодах.
- •5. Реализация ф–ии “не” на диодах.
- •6. Ттл элемент, схема, работа.
- •Переходная характеристика ттл элемента.
- •8. Ттл элемент, выходные характеристики.
- •9. Разновидности схем логических элементов.
- •10. Соединение логических элементов.
- •11. Соединение логических элементов и пассивных радиокомпонентов.
- •12. Асинхронный rs триггер.
- •13. Синхронный rs триггер.
- •14. D триггер-защёлка.
- •15. D триггер с динамической блокировкой входов.
- •16. Универсальный jk триггер.
- •17. Счётный триггер.
- •18. Счётчики, общие положения.
- •19. Двоичные счётчики.
- •20. Недвоичные счётчики.
- •21. Счётчики с параллельным переносом.
- •22. Параллельные регистры.
- •23. Сдвиговые регистры.
- •24. Реверсивные регистры.
- •25. Линейные дешифраторы.
- •26. Матричные дешифраторы.
- •27. Пирамидальный дешифратор.
- •28. Мультиплексор.
- •29. Реализация логических функций на мультиплексоре.
- •30. Одноразрядный сумматор.
- •31. Последовательный многоразрядный сумматор.
- •32. Параллельный многоразрядный сумматор.
- •34. Ттл элемент памяти.
- •36. Запоминающий элемент пзу.
- •37. Запоминающий элемент динамической памяти.
- •38. Организация бис зу.
- •39. Структурная схема бис зу.
- •40. Модуль памяти статического озу.
- •41. Триггер Шмитта.
- •42. Мультивибратор.
- •43 Формирователь импульсов.
- •44. Одновибратор.
- •45. Индикация состояния выхода логического элемента .
- •46. Статическая индикация.
- •47. Определение интервала времени по заданным уровням в цепях первого порядка .
- •49. Цап на суммировании токов.
- •50. Цап на резистивной матрице r-2r.
- •51. Ацп ─ общие принципы построения, погрешности.
- •52. Параллельный ацп.
- •53. Ацп последовательного приближения.
- •54. Ацп двойного интегрирования.
10. Соединение логических элементов.
При построении принципиальных электрических схем блоков и узлов ЭВМ необходимо выполнять соединение входов и выходов микросхем (входов и выходов логических элементов). Для правильного выполнения соединений нужно руководствоваться рекомендациями изготовителей микросхем. Широко используется последовательное соединение элементов (рис.13) для получения дополнительной задержки прохождения сигнала. На выходе последовательной цепочки элементов крутизна фронтов и спадов резко возрастает, а время задержки сигнала будет равно произведению среднего времени задержки одного элемента на количество элементов.
11. Соединение логических элементов и пассивных радиокомпонентов.
При построении принципиальных схем часто используют подключение к логическому элементу резисторов и конденсаторов. Для повышения помехоустойчивости неиспользуемые входы логических элементов рекомендуется подключать через резистор к шине питания. Через резистор величиной 1кОм можно подключить 20 различных входов элементов серии К155.
Включение резистора между входом элемента и общей шиной используется при построении различных формирователей и на величину резистора накладывается ограничение сверху: резистор должен иметь величину не более 2 кОм. Широко используется включение конденсатора между входом и общей шиной, обычно при реализации различных схем формирователей сигналов.
12. Асинхронный rs триггер.
Триггеры самые простейшие из последовательностных устройств, но они являются основой для построения более сложных последовательностных устройств. Триггер ─ устройство, имеющее два устойчивых состояния и соответственно два выхода, обозначаемые Q и . При нормальной работе устройства выходы должны находиться в противоположных состояниях, т.е. если Q=1, то =0. Рассмотрение схемотехники и работы триггеров начнем с самой простой схемы ─ асинхронный RS триггер.
R |
S |
Q |
|
Режим |
0 |
0 |
1 |
1 |
Запр.сост. |
1 |
0 |
1 |
0 |
Запись “1” |
0 |
1 |
0 |
1 |
Запись “0” |
1 |
1 |
Q(t─1) |
|
Хранение |
13. Синхронный rs триггер.
Синхронный RS триггер имеет меньше недостатков, чем асинхронный. Схема триггера состоит из двух элементов 2И-НЕ (1 и 2), и двух элементов 3И-НЕ (3 и 4). Основой схемы является асинхронный RS триггер собранный на третьем и четвертом элементах. На первом и втором элементах собрана схема входной логики. Схема имеет два информационных входа -- S и R и один управляющий -- С, два выхода -- Q и . Управляющий вход С называют синхронизирующим. Если С=0, то независимо от переменных R и S промежуточные переменные А и В равны единице, следовательно триггер не воспринимает изменения информационных переменных R и S.
R |
S |
Q |
|
Режим |
0 |
0 |
Q(t-1) |
(t-1) |
Хранение |
0 |
1 |
1 |
0 |
Запись “1” |
1 |
0 |
0 |
1 |
Запись “0” |
1 |
1 |
1 |
1 |
Запрещённое состояние |