Схемотехника / Учебники и методички / potehin

Рис. 4.39. Схема сравнения 24 – разрядных двоичных чисел при параллельном включении ИС 1554СП1

Параллельное (пирамидальное) построение цифровых схем сравнения позволяет довести длину сравниваемых слов до 124 бит при небольших технических затратах. Задержка распространения будет не более 75 нс.

4. 5. Контроль правильности передачи информации

При передаче двоичной информации между отдельными устройствами под действием различных помех возможны искажение информационных символов, когда вместо единицы может быть принят нуль и наоборот. Из теории кодирования информации известно, что вероятность приема сообщений с двумя, тремя и более ошибками на один и соответственно на два порядка меньше, чем вероятность одиночной ошибки.

Если, например, передается код 1 0 1 02 = 1010 и вследствие помех произойдет сбой в первом разряде слева, на приемный конец поступит 0 0 1 02 = 210. В общем случае без специальной проверки факта ошибки не установить.

141

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

При контроле правильности передачи двоичной информации основное внимание обращают на обнаружение и исправление одиночной ошибки. Сис-

тема обнаружения ошибок лишь указывает на наличие ошибок вообще и не указывает место ошибки. Система исправления ошибок должна указать какой разряд искажен, тогда исправление ошибки не представляет сложности.

4.5.1. Схема контроля четности (нечетности)

Система контроля четности (нечетности) используются для обнаружения однократных ошибок при передаче данных. Для осуществления такого контроля необходимо добавить к информационным разрядам передаваемого когда числа один дополнительный (контрольный) разряд. Наиболее простой способ обнаружения одиночной ошибки – контроль на четность или нечетность. Таким образом, если передаваемые слово содержит четное число единиц во всех разрядах, а на конце линии передачи это число окажется нечетным, значит, появилась ошибка.

Паритет может быть четным и нечетным. В случае нечетного паритета дополнительный бит формируется таким образом, чтобы сумма всех единиц в передаваемом слове, включая поверочный (контрольный) бит, была нечетной. Для четного наоборот. К примеру, в числе 1011 число единиц нечетно. Поэтому для нечетного паритета дополнительный бит должен быть нулем, а для четного – единицей. Передаваемое слово будет:

0 1 0 1 1 – нечетный паритет;

1 0 1 1 1 – четный паритет.

Здесь контрольный бит расположен слева, т. е. занимает старший разряд передаваемого слова. На практике нечетный паритет используется чаще, т. к. позволяет фиксировать полное пропадание информации, поскольку слово из одних нулей (включая контрольный бит) противоречит нечетному паритету.

На рис. 4.40. приведена схема передачи информации с одним контрольным битом.

Рис. 4.40. Передача информации с контролем четности

В передатчике к n - разрядному слову перед его посылкой в линию связи добавляется контрольный разряд с таким значением (0 или 1), чтобы сумма единиц в n+1 разрядном слове было бы нечетной. В приемнике производится контроль принимаемого n+1 разрядного слова также на паритет (от англ. Parity-соответствие, аналогия) поступивших сигналов с передаваемым словом. Если число единиц в принятом слове будет четно, то фиксируется ошиб-

142

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

ка передачи данных и сигнал ошибка поступает на сигнализатор ошибок, где принимается решение о разрешении (запрещении) приема.

Пример 1. Сформировать контрольный бит четности (нечетности) P для передачи четырехразрядного кода А, В, С c управлением паритетом чет-нечет с помощью сигнала E. Если за основу принят четный паритет, т.е. число

ков. Это следует из того факта, что если сумма А, В, С, D нечетна (четна), то при E= 0 (E = 1) и их общая сумма также нечетна. Потенциал на входе Е (Е = 0 или Е = 1) определяет таким образом вид используемого паритета.

На рис. 4.41. показана функциональная схема устройства формирования контрольного бита для четырехразрядного кода А, В, С, D. На первом этапе

Таблица 4.10.

Рис. 4.41. Функциональная схема формирования контрольного бита – а; таблица истинности формирования выходного сигнала – б

попарно суммируют по mod 2 входные аргументы:

143

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

K = A B; L = C D.

На втором этапе суммируют вычисленные промежуточные результаты:

P = A B.

Ступенчатое суммировании продолжают до тех пор, пока на выходе не останется один выходной сигнал.

Полярность выходного сигнала P можно изменять с помощью управляющего сигнала E. При низком уровне сигнала E = 0 выходной сигнал P инвертируется. Это позволяет программно переходить с контроля четности на контроль по нечетности.

Устройства для проверки четности двоичных слов выпускаются в виде самостоятельных изделий в нескольких сериях микросхем. Они находят применение также в качестве сумматоров по модулю 2 и поэтому иногда называются схемами свертки по модулю 2.

На рисунке 4.42 показана 8-разрядная ИС контроля четности 155 ИП2. Она имеет восемь информационных входов I0 ÷ I7, два разрешающих входа для задания вида паритета: четный ЕЕ (even enable) и нечетный ОЕ (odd

P

а б

Рис. 4.42. – ИС контроля четности 155ИП2:

а – условное графическое обозначение; б - функциональная схема

enable), два взаимодополняющих выхода PЕ и PO. Принципиальную схему ИС К155ИП2 условно можно разделить на две части: первая часть представляет собой трехступенчатый преобразователь двоичного 8-разрядного двоичного слова в сумму по mod 2, вторая часть – формирователи выходных сигналов PЕ и PO.

Если за основу принят четный паритет, т.е. число единиц в слове, включая паритетный бит, должно быть четным, то контрольный сигнал должен быть равен сумме по модулю 2 всех информационных сигналов In-1 – I0. Функция

называется функцией четности, т.к. P = 1 только при четном числе аргумен-

тов Ip равных единице. Функция Р называется функцией нечетности

144

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

высокий уровень. При нечетном числе единиц на этих входах состояния выходов PE и PO меняются на противоположные и обеспечивают контроль четности. Когда на обоих разрешающих входах действуют сигналы одного уровня, на обоих выходах образуются инверсные им сигналы.

На рис. 4.43 показана линия связи для передачи 8-разрядных слов D7-D0 с

Рис. 4.43. Передача информации с контролем нечетности на ИС

155ИП2

контролем нечетности НА МСХ 155 ИП2. Контрольной нечетности позволяет не только обнаруживать однократные ошибки, но и полный обрыв линии связи.

Микросхема 555ИП5 – это девятиразрядная схема контроля четности суммы единиц входного слова. Она имеет девять сигнальных входов, образующих три однотипных узла – по три входа в каждом, а также выход четности прямой PE и инверсный PE. Однако один из входов третьего узла можно использовать в качестве разрешающего входа OE (рис. 4.44. б). При этом реализуется функция

7

PE OE m2 Ip ,

p 0

145

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

где OE – разрешение нечетности (OE = 0 – контроль четности, OE = 1 – контроль нечетности).

Канал связи с использованием ИС 555ИП5 организуется также, как и на 155ИП2, только с использованием одного контрольного сигнала. По аналогии можно построить 72 разрядный генератор контрольного разряд По КМОМ технологии выпускается 12-разрядная ИС контроля четности 564СА1 (рис.4.44. а), выполняющая функцию

7

PE OE m Ip .

p 0

Уравнение МСХ аналогичное, что и для 555ИП5, построение каналов связи с контролем четности такое же.

Рис. 4.44. Условное графическое изображения ИС:

а – 564СА1; б – 555ИП5

4.6. Сумматоры

4.6.1 Комбинационные двоичные сумматоры

Сумматор - это узел, в котором выполняется арифметическая операция суммирования цифровых кодов двух двоичных чисел. Числа в любой позиционной системе счисления складываются поразрядно. Поэтому сложить двоичные числа можно при наличии узлов, реализующих суммирование цифр одного разряда слагаемых с учетом возможного переноса из соседнего младшего разряда. К таким узлам относят одноразрядные комбинационные полусумматоры и сумматоры.

Комбинационный полусумматор HS предназначен для суммирования двух одноразрядных двоичных чисел ai и bi. Таблица истинности полусумматора приведена на рис. 4.45. а. Сумма Si рана единице в том случае, когда

146

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

единица установлена на входе ai или на входе bi. При одновременном появлении на входах единиц формируется сигнал переноса Pi+1.

Логические выражения, описывающие поведение выходных сигналов:

Pi+1 = ai bi.

Сигнал Si описывается формулой, именуемой «логическая неравнозначность» или «сумма по mod 2», сигнал переноса – логической конъюнкцией ai и bi.

Рис. 4.45. Полусумматор: a – таблица истинности; б – функциональная схема; в – условное графическое обозначение

Функциональная схема, реализующая данные зависимости, приведена на рис. 4.45, б. Схема содержит два инвертора, логический элемент 2И-2И-ИЛИ, ячейку 2И и два инвертора, имеет два входа ai и bi, выходы – Si и Pi+1, являющиеся суммой и переносом, соответственно.

Si ai bi

Устройство можно реализовать на логических элементах И, ИЛИ (рис. 4.46, а). Основным требованием, предъявляемым к нему, является получение максимального быстродействия при минимальном числе последовательно включенных элементов.

Полусумматор имеет два входа и пригоден для использования в младшем разряде сумматора (a0, b0). На выходе младшего разряда может возникнуть перенос p1 и сумматор второго разряда должен иметь три входа – a1, b1, p1. Сум-

Рис. 4.46. Одноразрядный комбинационный сумматор – а; условное графическое изображение – б

матор на три входа можно представить как последовательное включение двух полусумматоров: первый суммирует разряды a1, b1 и формирует промежуточ-

147

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

ные значения суммы S1' и переноса P1' . Второй полусумматор складывает пе-

ренос с предыдущего разряда pi с промежуточной суммой S1' . Выражения для выходных сигналов запишутся в следующем виде

Si = (ai bi) pi; Pi+1 = ai bi (ai bi) pi.

На основании этих выражений можно построить сумматор на двух полусумматорах.

Одноразрядный комбинационный сумматор SM предназначен для суммирования трех одноразрядных двоичных чисел: ai, bi и pi, имеет два выхода: выход суммы – Si и выход переноса в следующий разряд Pi+1. На входы ai, bi поступают значения суммируемых цифр данного разряда, на вход pi – значение переноса из соседнего младшего разряда. Функционирование трехвходового сумматора представлен в табл. на рис 4.47. там же показано его условное графическое обозначение.

Сумматор

а – Таблица состояний; б – условное графическое обозначение

На основе таблицы истинности (рис. 4.47. а) переключательные функции в СДНФ для Si и Si+1 будут иметь следующий вид:

Si aibi pi aibi pi aibi pi aibi pi

Рис. 4.48. Минимизация логических выражений: a – сигнала переноса Pi+1; б – суммы Si

Pi 1 aibi pi aibi pi aibi pi aibi pi

Минимизируем полученные выражения с помощью карт Вейча (рис. 4.48).

148

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Минимизированное логическое выражение для результата переноса в сле-

дующий разряд Pi+1 найдем по карте Карно:

Pi+1 = ai bi ai pi bi pi = ai bi pi (ai bi).

Введем обозначения:

Учитывая, что Ni = Ri и наоборот Ri =Ni, можно записать

Si = pi Ri pi Ri или Si = pi Ni pi Ni = pi Ni.

Эти выражения выглядят компактно, но они не минимизированные. И все же минимизацию можно осуществить. По таблице истинности (рис. 4.47. а) мож-

но заключить, что конъюнкция инвертированного выходного сигналPi 1 с ло-

гической суммой (ai bi pi) и (ai bi pi) формируют Si:

Si = ai Pi 1 biPi 1 piPi 1 ai bi pi.

Равенство можно доказать алгебраически. Сигнал переноса запишем в виде

Si = ai bi pi ai pi bi.

149

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Функциональная схема устройства, выполненная по двум последним выражениям приведена на рис. 4.49.

Микросхема К555ИМ5 – два одноразрядных полных сумматора, выполняет операцию сложения трех одноразрядных