5. Структура однопроцесорної системи
В однопроцесорних микроЕОМ і мікроконтролерах МП ВМ86 звичайно працює в мінімальному режимі (MN/MX=1). Стандартним способом до МП підключається генератор тактових імпульсів (системний генератор) К1810ГФ84. До його входу RES приєднується RC-Ланцюжок, що формує сигнал скидання автоматично при включенні живлення або за Допомогою кнопки.
Побудова блоку центрального процесора. При розробці структури блоку ЦП (мал. 1.19) виникають завдання поділу (демультиплексуваніє) шини адреси/даних (ШАД), буферування шин адреси (ША) і шин даних (ШД), а також формування системних керуючих сигналів для блоків пам'яті й зовнішніх пристроїв.
Перше завдання вирішується за Допомогою ІС К1810ИР82/83, що виконують функції адресної засувки. Тому що сигнал ПОЗА формується в тім же інтервалу часу, що й адресні сигнали, те його також необхідно зафіксувати в засувці. Тому зображені на мал. 1.19 два 8-бітових регістри забезпечують запам'ятовування 15 розрядів адреси. Для доступу до пам'яті максимальною ємністю 1 Мбайт необхідно підключити ще один регістр, на який подаються старші розряди, що залишилися, AD15, A19/S 6 – A16/S3.
Друге завдання вирішується за Допомогою двунаправленних 8-бітових шинних формувачів, які підсилюють сигнали системної шини даних.
Третє завдання може бути вирішена за Допомогою комбінаційних логічних схем, які формують необхідні керуючі сигнали на основі сигналів
RD, WR і М/Ю, вироблюваних МП. Якщо в системі використовується адресний простір уведення – виводу, ізольоване від простору пам'яті, то доцільно сформувати сигнали, аналогічні сигналам на виходах системного контролера К580ВК28: MEMR, MEMW, IOR, IOW. Ці сигнали управляють запам'ятовувальними й зовнішніми пристроями подібно тому, як це робиться в системах, побудованих на основі МП К580ВМ80. Роль формувачів сигналів можуть виконувати елементи АБО-НЕ (рис. 1.19) або дешифратор на три входи (наприклад, К155ИД7). Якщо ж у МШС уведення – вивід організований з відображенням на пам'ять, то сигнал М/Ю не використовується й на ЗУ й ВУ подаються сигнали RD і WR після посилення.
Використовувані підсилювачі й формувачі повинні забезпечувати три вихідних стани, щоб можна було організувати прямий доступ до пам'яті. У цьому випадку після перекладу МП у стан захоплення ці підсилювачі переходять у третій стан по сигналі РМ (BUSEN), що надходить від контролера ПДП. Якщо захоплення шин і обмін даними по ПДП не передбачений, то необхідність у такому перемиканні відпадає.
Підключення блоків пам'яті. При підключенні ЗУ до шин МШС необхідно забезпечувати передачу як двухбайтових слів, так і окремих байтів.
Із цією метою пам'ять виконується у вигляді двох банків (мал. 1.20): молодшого, що підключається до ліній даних D7 – D0 і утримуючий байти з парними адресами (А0 = 0), і старшого, з'єднаного з D15 – D8 і утримуючий байти з непарними адресами (А0=1). Щоб кожне слово передавалося за один цикл шини, слова розташовують тільки з парних адрес. Нагадаємо, що адресна лінія АТ разом з лінією дозволу старшого банку ПОЗА забезпечує наступні варіанти пересилань по шині даних:
А0 = 0, ПОЗА = 0 – пересилається слово;
А0 = 0, ПОЗА=1 -пересилається тільки молодший байт;
A0=l, BHE = 0 – пересилається тільки старший байт; А0 = 1, ПОЗА = 1 -пристрій не обраний.
Виробіток сигналу ПОЗА й зазначений порядок пересилань реалізуються мікропроцесором автоматично.
При читанні із ЗУ в кожному разі на шину даних буде подаватися слово, з якого МП при необхідності вибере необхідний байт і помістить його у регістр, зазначений у виконуваній команді. Тому сигнали ПОЗА і АТ на ПЗУ не подаються. При записі в ЗУ необхідно розрізняти старший і молодший байти (інакше може відбуватися руйнування інформації, що зберігається в сусідньому байті). Для цього сигнали ПОЗА і АТ подаються на входи CSH і CSL вибору старшого й молодшого банків ОЗУ.
Процес звертання до ПЗУ стробується сигналом MEMR, а до ОЗУ – сигналами MEMR і MEMW, об'єднаними за Допомогою логічного елемента Й-НЕ. У прикладі, показаному на мал. 2.50, ємність кожного блоку (ПЗУ й ОЗУ) становить 8 Кбайт. Блок ПЗУ може бути, наприклад, виконаний на основі двох включених паралельно ВІС К573РФ4 ємністю 8 Кбайт кожна, а блок ОЗУ – на основі восьми ВІС К537РУ10 ємністю 2 Кбайт кожна. Адресні входи А12 – АТ кожної пари ВІС з'єднані паралельно й підключені до адресних ліній А13 – А1. вільної лінія, Що Залишилася, А14 використовується для розрізнення блоків ПЗУ (А14 = 0) і ОЗУ (А14=1). У більше загальному випадку для розрізнення блоків ПЗУ й ОЗУ, а також для роздільної адресації сторінок цих блоків здійснюється дешифрація старших адресних ліній.
При підключенні зовнішніх пристроїв також виникає проблема передачі слів або окремих байтів по шині даних (ШД). До пристроїв, які здійснюють обмін байтами й тому підключаються до молодшої або старшої половини ШД, ставляться, зокрема, всі програмувальні ВІСА, зазначені в § 1.1. У цьому випадку окремо дешифруються парні й непарні адреси ВУ (мал. 1.21), і отримані в такий спосіб сигнали вибору CS подаються на відповідні входи ВІС. Пристрою з парними адресами підключаються до молодшої половини ШД (або до всієї ШД), а пристрою з непарними адресами – до старшої половини ШД. Якщо, наприклад, необхідно передавати слова за Допомогою ВІС інтерфейсу К580ВВ55, то паралельно включається дві такі ВІС, входи CS яким з'єднані з різними дешифраторами адреси. При цьому є можливість передавати не тільки слова, але й окремі байти, тобто звертатися індивідуально до кожної ВІС. Якщо в цьому немає необхідності, то входи CS обох ВІС можна підключити до одного виходу верхнього дешифратора DC.
Трохи інший спосіб вироблення сигналів CS показаний на мал. 1.22, де можлива передача слів по непарній адресі, при якій МП послідовно передає два байти.
Якщо в системі реалізується уведення – вивід, відображений на пам'ять, то можуть знадобитися додаткові дешифратори. При цьому доцільно застосовувати біполярні програмувальні ПЗУ, які хоча й уступають дешифраторам по швидкодії, але забезпечують повне дешифрування багатобітового адреси один ВІС.
Крім того, з'являється можливість зміни адрес уведення – виводу шляхом заміни такий ПЗУ без зміни монтажу. При використанні ВУ, орієнтованих на передачу байтів, може виявитися доцільним перетворення двухбайтової ШД в однобайтову (мал. 1.23). Це, зокрема, потрібно для організації прямого доступу до пам'яті за допомогою ВІС контролера ПДП і для пересилання блоків даних між ЗУ й ВУ за допомогою ланцюгових команд. В останньому випадку уведення – вивід повинен бути організований з відображенням на адресний простір пам'яті. Пристрою, що підключаються до однобайтової шини даних, можуть одержувати парні або непарні адреси довільно.
