1.2.2. Синтез преобразователя кода

Преобразователь кода является комбинационным цифровым устройством. Поэтому для его синтеза следует воспользоваться соответствующей стандартной методикой:

1. Задать закон функционирования в виде расширенной таблицы истинности, отражающей связь i-го состояния счетчика Q_i, начиная с начального Q_н, с соответствующим двоичным словом на выходе преобразователя кода и учитывающей безразличные входные двоичные наборы.

Например, для суммирующего счетчика по модулю 5 (рис.5) и структуры блока 1110000110b (902) расширенная таблица истинности преобразователя кода будет иметь вид табл. 4.

Таблица 4. Таблица истинности преобразователя кода

Порядковый номер состояния	Состояние счетчика, BIN			Выходы преобразователя кода, BIN
	q2	q1	q0	у1	у0
0	0	0	0	1	1
1	0	0	1	1	0
2	0	1	0	0	0
3	0	1	1	0	1
4	1	0	0	1	0
5	1	0	1		
6	1	1	0		
7	1	1	1		

2. Получить систему минимальных ФАЛ, одну из которых вывести с помощью графического метода (карты Карно), а другую – с помощью алгебраического метода Квайна. При этом следует учитывать, что данный преобразователь кода является частично определенным КЦУ.

Например, для табл. 4 получим минимальную ФАЛ у_1min методом карт Карно, а у_0min – методом Квайна.

Метод карт Карно:

у_1min =

Метод Квайна:

1 2 3 1, 2, 3

у₀ = =

у_0min = .

3. Записать минимальные ФАЛ в заданном минимальном базисе.

С этой целью к исходной ФАЛ последовательно применяют законы двойной инверсии и двойственности алгебры логики.

В примере минимальные ФАЛ в базисе И-НЕ будут иметь вид:

у_1min = _, у_0min = .

4. В соответствии с требованиями ЕСКД (приложение 1) и с учетом приоритетности логических операций (старшей является инверсия, затем операции типа конъюнкции и, наконец, операции типа дизъюнкции) вычертить соответствующую структурную схему, сопровождаемую спецификацией.

При распределении логических элементов схемы по корпусам МС используются свободные компоненты уже определенных МС и даже схемы предыдущего узла устройства.

Структурная схема для рассматриваемого примера приведена на рис. 7.

1.2.3. Расчет быстродействия и потребляемой мощности

Быстродействие цифрового устройства определяется максимальным среднем временем задержки распространения сигнала t_з,max от одного из входов до одного из выходов. С целью его оценки выделяются вход и выход устройства, связанные наибольшим числом М_max логических элементов или устройств. Суммарное время их задержки и дает быстродействие всего устройства:

Полная спецификация:

№ МС	Тип МС	Мощность потребления, мВт	Среднее время задержки, нс
1	К155ИЕ5	265	135
2	К155ЛА3	135	18,5
3	К155ЛН2	165	35
4	К155ЛА4	135	18,5

, (2)

где t_з,i – среднее время задержки распространения сигнала i-го из M_max логических элементов.

Следует отметить, что для логических элементов время задержки t_з определяется средним временем задержки включения и выключения:

t_з = (+)/2. (3)

В данной работе t_з,max определяется суммой времени задержки счетчика по модулю N и преобразователя кода. Ввиду отсутствия в преобразователе кода обратных связей оценкапроводится в соответствии с (2). Значение жедолжно определяться с момента прихода активного сигнала на счетный вход счетчика и вплоть до момента снятия активного сигнала с его входа принудительной установки.

Мощность Р, потребляемая устройством, складывается из мощностей, потребляемых каждой его микросхемой:

, (4)

где L – количество микросхем в устройстве.

В примере:

= +++= 135+(18,5 + 35)+20+(18,5+35) = 262 нс,

= ++= 35+18,5+18,5 = 72 нс,

= += 262+72 = 334 нс.

Р = Р₁+Р₂+Р₃+Р₄ = 265+135+165+135 = 700 мВт.