R01-2013

Московский государственный технический университет имени Н.Э. Баумана

Факультет «Информатика и управление» Кафедра «Информационные системы и телекоммуникации»

Выхованец В.С., Демин Н.А, Мозговая Е.И., Назарова С.И., Рожкова Д.А., Шапкина Е.С.

МИКРОПРОЦЕССОРНЫЕ УСТРОЙСТВА ОБРАБОТКИ СИГНАЛОВ

Электронное учебное издание

Методические указания по курсу «Микропроцессорные устройства обработки сигналов»

Москва Издательство МГТУ им. Н.Э. Баумана

2013

по направлению 230400 – «Информационные системы и технологии».

Рекомендовано учебно-методической комиссией факультета «Информатика и управление» МГТУ им. Н.Э. Баумана

© 2013 МГТУ им. Н.Э. Баумана

Микропроцессорные устройства обработки сигналов

Микропроцессорные устройства обработки сигналов

5

Предисловие

Настоящее учебное пособие предназначено для изучения дисциплины «Микропроцессорные устройства обработки сигналов» учебного плана МГТУ им. Н.Э. Баумана для подготовки магистров по направлению 230400 – «Информационные системы и технологии». Для успешного освоения материала необходимо предварительное изучение таких дисциплин как «Основы теории управления и цифровая обработка сигналов», «Микропроцессорная техника и цифровые автоматы», «Архитектура информационных систем», «Программирование на языке высокого уровня», «Разработка программного обеспечения».

Учебный материал разбит на три модуля. В первом модуле рассматривается архитектура и организация микропроцессоров, предназначенных для обработки сигналов и изображений. Второй модуль посвящен обработке данных и сигналов, где рассматриваются методы ускорения выполнения команд микропроцессором, а также задачи и методы эффективной цифровой обработки сигналов. В третьем модуле излагаются вопросы, связанные с разработкой микропроцессорных устройств обработки сигналов и изображений.

Каждый модуль содержит необходимые теоретические сведения, задание для домашней проработки учебного материала, постановку и порядок выполнения лабораторного исследования. По каждому домашнему заданию и лабораторной работе оформляется отчет. Конкретные требования к отчету приведены в описании домашних заданий и лабораторных работ.

По завершению изучения каждого модуля предусмотрен модульный контроль, основная цель которого – проверка качества усвоенного учебного материала. Для подготовки к модульному контролю в пособии содержатся контрольные вопросы по теоретической части материала, и учебные задачи – по практической его части.

В пособии приведен обширный список литературы, который имеет цель указать работы, в которых вопросы, кратко упомянутые в пособие, изложены подробно. Учитывая учебное назначение издания, многочисленные ссылки на использованную литературу были опущены.

Микропроцессорные устройства обработки сигналов

6

Модуль 1 Архитектура и организация микропроцессоров

1.1 Микропроцессоры для обработки сигналов

Рассмотрим архитектуру и организацию микропроцессоров для цифровой обработки сигналов на примере микропроцессора TMS320C5515™ компании Texas Instrument®. Основные характеристики микропроцессора TMS320C5515™:

−корпус PBGA размером 10 на 10 мм и высотой 1,3 мм, 196 контактов;

−технологический процесс изготовления с разрешением 0,09 мкм;

−тактовая частота 60, 75, 100 и 120 МГц;

−время цикла 8,33, 10, 13,3 и 16,67 нс;

−напряжение питания ядра 1,05 и 1,30 В;

−напряжение питания периферийных устройств 1,8, 2,5, 2,75 и 3,3 В;

−мощность потребления в режиме энергосбережения от 0,15 до 0,28 мВт;

−мощность потребления в режиме работы от 18,0 до 26,4 мВт;

−быстродействие до 240 миллионов команд умножения со сложением в секунду;

−конвейерная выборка, декодирование и выполнение команд (12 стадий);

−параллельное выполнение двух команд;

−данные с фиксированной запятой разрядности 16, 32 и 40 бит;

−встроенная основная память объемом 320 Кб;

−встроенная постоянная память объемом 128 Кб;

−внешняя синхронная и асинхронная память объемом до 16 Мб.

На рисунке 1.1 показана структурная схема микропроцессора, включающая следующие блоки:

−ядро микропроцессора (DSP Core) с аппаратурным ускорителем быстрого преобразования Фурье (FFT);

−внутренняя память, состоящая из постоянного запоминающего устройства (ROM), основной двухвходовой памяти (DARAM) и основной одновходовой памяти

(SARAM);

−четыре контроллера прямого доступа к памяти (DMA), каждый с четырьмя независимыми каналами;

Микропроцессорные устройства обработки сигналов

7

−интерфейс внешней памяти (EMIF) с 21-разрядной шиной адреса и 16разрядной магистралью данных, к которому может быть подключена мобильная синхронная динамическая память (mSDRAM) и асинхронная флэш-память на элементах НЕ-И (NAND);

−тактовый генератор с устройством фазовой автоподстройки частоты (PLL), на вход которого подключается часовой кварцевый резонатор с частотой 32,768 кГц;

−периферийные устройства: входы-выходы общего назначения (GPIO), устройства чтения-записи мультимедийных карт (MMC/SD), звуковые интерфейсы (I2S), приборный интерфейс (I2C), часы реального времени (RTC), таймеры (Timer), универсальный последовательный интерфейс (USB 2.0), универсальный асинхронный приемо-передатчик (UART), высокоскоростной последовательный интерфейс (SPI), контроллер жидкокристаллического дисплея (LCD), аналогово-цифровой преобразователь (SAR);

−три независимых стабилизированных источника (LDO) питания: для цифрового питания ядра микропроцессора и периферийных устройств, для аналогового питания периферийных устройств и для цифрового питания универсального последовательного интерфейса USB 2.0;

−контроллер прерываний (INT);

−эмулятор для отладки программ (JTAG).

1.1.1 Ядро микропроцессора

Ядро микропроцессора выполняет цифровую обработку сигналов и действует как контроллер, ответственный за реализацию системных функций, таких как начальная инициализация и конфигурация устройств микропроцессора, организация взаимодействия между устройствами и т.п. Непосредственно с ядром микропроцессора связаны следующие компоненты (рисунок 1.1):

−двухвходовая память (DARAM);

−одновходовая память (SARAM);

−постоянная память (ROM);

−аппаратурный ускоритель для быстрого преобразования Фурье (FFT);

−внутренняя шина периферийных устройств;

−шина для подключения внешней памяти (EMIF).

Микропроцессорные устройства обработки сигналов

8

Рисунок 1.1 – Структурная схема микропроцессора

Состав устройств, входящих в ядро микропроцессора, показан на рисунке 1.2. Основными структурными частями ядра являются шины адреса и магистрали данных для чтения команд и чтения-записи данных, процессор, интерфейс внутренней и внешней памяти. Шины адреса и магистрали данных ядра микропроцессора перечислены в таблице 1.1.

Магистраль PB (Program Bus) служит для переноса 32-разрядных данных из внутренней памяти программ в буфер команд (I модуль), где команды, содержащиеся в поступивших данных, декодируются и передаются для исполнения в функциональные устройства ядра микропроцессора: устройство управления (P модуль), устройство адресации (A модуль) и операционное устройство (D модуль). Управляет последовательной выборкой команд из памяти устройство управления, формируя на

Микропроцессорные устройства обработки сигналов

9

шине адреса PAB (Program address bus) последовательность 24-разрядных адресов 8- разрядных байт.

Рисунок 1.2 – Ядро микропроцессора

Таблица 1.1 – Шины адреса и магистрали данных ядра микропроцессора

Микропроцессорные устройства обработки сигналов

10

Магистраль чтения данных BB (B bus) переносит 32-разрядные, а магистрали CB (С bus) и DB (D bus) – 16-разрядные данные. Перенос осуществляется к функциональным модулям ядра микропроцессора из пространств внешней и внутренней памяти или внутреннего пространства ввода-вывода, в котором размещены регистры периферийных устройств. В свою очередь магистрали EB (E bus) и FB (F bus) переносят данные от функциональных модулей ядра микропроцессора в адресные пространства памяти и ввода-вывода.

Магистраль BB соединяет операционное устройство только с внутренней памятью микропроцессора, поэтому 32-разрядные операнды операционного устройства не могут размещаться во внешней памяти, так же как не может иметь 32-разрядных операндов, размещаемых в памяти, устройство управления и устройство адресации.

Дополнительные 16 разрядные операнды могут поступать в операционное устройство, устройство адресации или устройство управления по магистралям CB и DB одновременно с 32-разрядным операндом, поступающим по магистрали BB. В отличие от магистрали BB магистрали CB и DB переносят данные не только из внутренней, но и из внешней памяти микропроцессора.

Таким образом, команды операционного устройства могут иметь до трех операндов-источников и до двух операндов-приемников данных:

−один 32-разрядный операнд-источник, поступающий по магистрали BB из внутренней памяти;

−два 16-разрядных операнда-источника или один 32-разрядный операндприемник, поступающих по магистралям CB и DB из внутренней или внешней памяти;

−два 16-разрядных операнда-приемника или один 32-разрядный операндприемник, передаваемые по магистралям EB и FB во внутреннюю или внешнюю память.

В свою очередь команды, реализуемые устройством управления и устройством адресации, могут иметь не более двух операндов-источников и не более двух операндов-приемников:

−два 16-разрядных операнда-источника или один 32-разрядный операндприемник, поступающих по магистралям CB и DB;

−два 16-разрядных операнда-приемника или один 32-разрядный операндприемник, передаваемые по магистралям EB и FB.

Команды с двумя 16-разрядными операндами-источниками из памяти используют магистрали CB и DB, а команды с одним 16-разрядным операндом-источником – только магистраль DB. В свою очередь команды с двумя 16-разрядными операндами-

Микропроцессорные устройства обработки сигналов