- •5. Дешифраторы.
- •10. Цифровые компараторы
- •8. Сумматоры
- •9. Вычитатели.
- •11. Перемножители
- •17. Разновидности регистров. Параллельные регистры.
- •15. Счётчики.
- •16. Реверсивные счётчики.
- •18. Сдвиговые регистры.
- •19. Реверсивные регистры.
- •20. Запоминающие устройства. Разновидности, характеристики.
- •21. Структуры зу.
- •23. Пзу и ппзу.
- •25. Озу типа fram
- •26. Плис. Общие понятия. Разновидности.
- •27. Программируемые логические матрицы (pla).
- •28. Программируемая матричная логика (pal), базовые матричные кристаллы (ga).
- •29. Программируемые вентильные матрицы (fpga). Программируемые коммутируемые матричные блоки (cpld)
- •Программируемые вентильные матрицы
- •31. Плис типа «система на кристалле (SoC).
- •32. Цап. Общие положения. Погрешности цап.
- •33. Цап с суммирование токов.
- •34. Цап типа r-2r.
- •35. Сегментированные цап.
- •36. Цифровые потенциометры. Цап прямого цифрового синтеза.
- •37. Ацп. Общие положения. Параметры ацп. Погрешности ацп.
- •38. Разновидности ацп. Параллельные ацп.
- •39. Ацп поразрядного уравновешивания.
- •40. Конвейерные ацп.
29. Программируемые вентильные матрицы (fpga). Программируемые коммутируемые матричные блоки (cpld)
CPLD представляет собой объединение нескольких ПМЛ в единое устройство средствами программируемой коммутационной матрицы.
Система коммутации CPLD отличается от системы коммутации FPGA. Она является не сегментированной, а непрерывной системой связей и обеспечивает возможность коммутации логических блоков друг с другом, подачи на требуемые входы логических блоков сигналов от различных источников: сигналов обратной связи, входных и выходных сигналов и т.д.
Вся коммутация сигналов внутри кристалла осуществляется программируемой матрицей связи.
Замкнув одну из точек, можно подключить вход к соответствующему выходу. Любой вход ЛБ может быть подключен к любому выводу, а каждый из выводов может быть подключен ко многим входам, т.е. обеспечивается полная коммутируемость блоков.
Программируемые вентильные матрицы
FPGA явились развитием архитектуры канальных БМК. В их внутр. обл. расположено мн-во регулярно располож. лог. блоков, м/у кот. проходят трассировочные каналы, а на периферии кристалла располож. ячейки другого типа – блоки ввода/вывода. Благодаря наличию програм-мых матриц соединений FPGA относят к полностью готовым, кот. могут полностью програм-ся польз-лем.
Конфигурация схемы, формируемая на кристалле, задается сост. ключей. В каждом лог. блоке есть переключатели (мультиплексоры), программируя кот., можно изменять выпол-мые ф-ции.
Состоят из логических блоков (ЛБ) и коммутирующих путей - программируемых матриц соединений. Логические блоки таких ПЛИС состоят из одного или нескольких относительно простых логических элементов, в основе которых лежит таблица перекодировки (ТП, Look-up table - LUT), программируемый мультиплексор, D-триггер, а также цепи управления.
Конфигурация схемы, формируемая на кристалле, задается состоянием ключей. В каждом логическом блоке есть переключатели (мультиплексоры), программируя которые, можно изменять выполняемые функции.
В современных ПЛИС используются следующие типы ключей:
- перемычки типа antifuse (создаваемые в процессе программирования);
- ЛИЗМОП-транзисторы с плавающим затвором;
- ключевые МОП транзисторы, управляемые триггерами памяти конфигурации.
МОП ключи с управляющими триггерами сейчас доминируют, что обусловлено их технологической однородностью с другими частями ПЛИС.
30. Программируемые аналоговые интегральные схемы (FPAA)
Программируемые аналоговые интегральные схемы (ПАИС) — представляют собой набор базовых ячеек, которые могут быть сконфигурированы и соединены между собой для реализации наборов аналоговых функций: фильтров, усилителей, интеграторов, сумматоров, ограничителей, делителей, выпрямителей, и т. д. Особенностью схем является полное или частичное изменение аналоговой схемы во время функционирования или изменение характеристик некоторых элементов схем (например полосы пропускания или добротности фильтра).
Баз. функц-е ячейки: инструментальный усилитель (IA), выход. усилитель (OA), источник опорного U (ИОН), 8-разрядный ЦАП с выходом по U, и сдвоенный компаратор (CP). Аналог. входы и выходы ячеек (кроме ИОН) для ↑ динамич. диапазона обрабат-ых сигналов вып-ны по диф-ой схеме. Два IA и один OA образуют макроячейку, наз-ю PAC-блоком.
В основе FPAA лежат конфигурируемые аналог. блоки (САВ), кот. содержат наборы эл-тов для реализ. аналоговых схем – ОУ, источ. образцового U, компараторы, ЦАП, конфигурационную память (LUT,) и интерфейс.
Средства внутренней разводки (Analog Routing Pool) позволяют выполнить соединения между входными контактами микросхемы, входами и выходами макроячеек, выходом ЦАП и входами компараторов. Объединение нескольких макроячеек позволяет строить схемы перестраиваемых активных фильтров, основанные на использовании звена интегратора, на диапазон частот от 10 до 100 кГц.
Конфигурирование микросхемы осуществляется через JTAG-интерфейс с помощью загрузочного кабеля от параллельного порта PC или имеющегося в системе микроконтроллера.