23. Пзу и ппзу.
ПЗУ – память, инф-ия в кот., будучи однажды запис., изменению не подлежит. Пр.: прог-ма загрузки в ОЗУ микропроц. сис-ой инф-ии из внеш. памяти. Инф-ия в ПЗУ представ. в виде налич. или отсутст. Соед-ия м/у шинами адреса и данных.
Схема простейшего ПЗУ: дешиф-р, диоды, набор резис-ов и шинные формирователи. Кол-во столбцов опр. разрядность слова, а кол-во строк – кол-во 8 разрядных слов. Диоды устанав. в тех местах, где должны хран. биты, имеющие знач. логич. «0». В наст t вместо диодов ставят МОП-транз-ры.
Сост. прост. ПЗУ
Слово |
Двоичное представление |
||||||||
А0 |
А1 |
D1 |
D2 |
D3 |
D4 |
D5 |
D6 |
D7 |
D8 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
ПЗУ имеют многоразрядную организацию со стр-рой 2DM.
ПЗУ : на: программир. при изготовл., с однократным программир. и перепрограммир.
В ПЗУ инф-ия запис. в проц. изготов-ия с помощ. фотошаблона, назыв. маской. Такие ПЗУ наз. масочными, постр. на диодах, биполяр. или МОП транз-рах. Обл. исп.: хран. стандартной инф-ии
ППЗУ – ПЗУ с возможн. однократ. электрич. программ-ия. Этот вид памяти позвол. однократно запрограммировать микросхему памяти с помощ. программаторов. Микросхемы ППЗУ постр. на ЗЯ с плавкими перемычками. Процесс программ-ия заключ. в избират. пережигании плавких перемычек с помощ. импульсов I достаточ. амплитуды и длит-ти. Плавкие перемычки вкл. в электроды диодов или транз-ров.
РПЗУ – ПЗУ с возможн. многократю электрич. программ-ия. В ИС РПЗУ УФ (EPROM) старая инф-ия стирается с помощ. ультрафиол. лучей, для чего в корпусе микросх. имеется прозрачное окошко; в РПЗУ (EEPROM) – с помощ. электрич. сигналов.
ЗЯ РПЗУ строятся на n-МОП или КМОП транз-рах.
Современные РПЗУ имеют инф-ую емкость до 4 Мбит при тактовой частоте до 80 МГц.
24. FLASH-память.
В ней произв-ся стирание или всей запис. инф-ии одновременно, или больших блоков инф-ии, а не стирание отдел-х слов. Это дает возмож-ть значит. упростить схему ЗУ и достичь высокого уровня интеграции и быстродействия при ↓ стоим-ти.
Можно выделить 2 осн. стр-ры пост. флэш-памяти: память на осн. ячеек NOR и NAND. Стр-ра NOR состоит из ||-но включ. элементарных ячеек хран. инф-ии. Такая организация ячеек обеспеч. возможность произвол. доступа к данным и побайтной записи инф-ии. В осн. стр-ры NAND лежит принцип послед. соед. элементарных ячеек, образ. гр., кот. объед-ся в страницы, а страницы – в блоки. При таком постр. массива памяти обращ. к отдельным ячейкам невозможно. Программ-ие вып-ся одновременно только в пределах одной стр., а при стирании обращение производится к блокам или к группам блоков.
NAND: процессы записи/стирания вып-ся значит. быстрее. Низкое энергопотребл. Прост. наращ. объемов памяти
NOR: большие времена стирания и записи, но облад. доступом к каждому биту на чтение. Примен. для записи и хранен. программ. кода, кот. не требует частого перезапис-ия.
Обл. примен.: карты памяти и иные устр-ва хран. данных.
NOR NAND
25. ОЗУ типа FRAM – оперативное энергонезав. ЗУ, сочет. высокое быстродействие и малую потребл. мощность.
Емкость микросхемы памяти оценивается числом бит (или байт) инф-ии, кот. она может хранить. Это число соотв. кол-ву комбинаций, кот. можно выставить на ее адресных входах. В большинстве случаев емкость одной микросхемы оказ. недостаточной, так что приходится исп. несколько микросхем.
Упрощ. стр-рная
схема памяти микропроц. сист.: А0
– А15 –
адресные линии памяти. А0
– А9 –
внутр шина (внутр линия адреса). D0
– D7 –
двунаправленная линия, составл. шину
данных.
–
сигнал для вывода данных из памяти на
шину данных МП системы.
–
сигнал для записи данных из МП в память.
Все адресные сигналы
подлежат буферированию, что выполнено
на ИМС ТТЛ типа малой степени интеграции.
Они служат для развязки шин микро ЭВМ
и внутр. адресных входов внутри памяти.
В небольших схемах памяти буферы могут
не исп-ся. А0
– А8 –
адресная шина с буферами непосредственно
на ИМС памяти. А9
служит для выбора одной из 2х ИМС памяти.
=> адресуемая ячейка нах-ся в одной из
двух 512 битовых областей памяти. А9
поступает ч/з схему «ИЛИ» на одну из ИМС
памяти, а
ч/з 2ю схему «ИЛИ» на 2ю схему памяти, =>,
когда выбрана одна из ИМС, доступ ко 2ой
закрыт.
Адреса А10 – А15 сравн-ся с набором данных адресов, набранного посредством тумблеров S1 – S6. Вых. сигнал схемы сравнения содержит инф-ию о том, имеет ли место обращение к данной памяти. Если адресные сигналы совпадают с адресом полученным набором тумблеров, то на выходе схемы сравнения формируется сигнал логич. «0», кот. разрешает выбор кристалла на данной плате памяти. Если не совпадают сигналы А10 – А15 с S1 – S6, то на выходе схемы сравнения формир-ся сигнал логич. «1», запрещ. обращение к данной плате памяти. Если на линиях S1 – S6 все «0», то плата памяти будет реагировать на адреса от 0 до 1 кБ, если S1 = 1, S2 – S6 = 0 – на адреса 1кБ – 2кБ и т.д. =>, наращивание памяти возможно до 64 кБ с помощью тумблеров S1 – S6.
Линии D0 – D7 связаны с кристаллами с помощью шинных приемопередатчиков (формирователей). Эти формирователи вып. 2 ф-ции: обеспеч. ввод (запись) данных и вывод (считывание) при соотв. сигналах «чтение» и «запись».