24. Триггеры, их назначение, обозначение, основные схемы.

Триггеры предназначены для запоминания двоичной информации. Использование триггеров позволяет реализовывать устройства оперативной памяти (то есть памяти, информация в которой хранится только на время вычислений). Однако триггеры могут использоваться и для построения некоторых цифровых устройств с памятью, таких как счётчики, преобразователи последовательного кода в параллельный или цифровые линии задержки.

Простейшая схема, позволяющая запоминать двоичную информацию, может быть построена на двух инверторах, охваченных положительной обратной связью. Эта схема приведена на рисунке 1.

  Рисунок 1. Схема простейшего триггера, построенного на инверторах

В этой схеме может быть только два состояния — на выходе Q присутствует логическая единица и на выходе Q присутствует логический ноль. Если логическая единица присутствует на выходе Q, то на инверсном выходе будет присутствовать логический ноль, который после очередного инвертирования подтверждает уровень логической единицы на выходе Q. И наоборот, если на выходе Q присутствует логический ноль, то на инверсном выходе будет присутствовать логическая единица.

Такая ситуация будет сохраняться до тех пор пока включено питание. Но вот вопрос — а как записывать в такой триггер информацию? Нам потребуются входы записи нуля и записи единицы.

RS-триггеры

RS-триггер получил название по названию своих входов. Вход S (Set — установить англ.) позволяет устанавливать выход триггера Q в единичное состояние. (Устанавливать означает записвать логическую единицу). Вход R (Reset — сбросить англ.) позволяет сбрасывать выход триггера Q (Quit — выход англ.) в нулевое состояние.

Для реализации RS-триггера воспользуемся логическими элементами "2И-НЕ". Его принципиальная схема приведена на рисунке 2.

  Рисунок 2. Схема простейшего триггера на схемах "2И-НЕ"". Входы R и S инверсные (активный уровень'0')

Рассмотрим работу изображенной на рисунке 2 схемы триггера подробнее. Пусть на входы R и S подаются единичные потенциалы. Если на выходе верхнего логического элемента "2И-НЕ" Q присутствует логический ноль, то на выходе нижнего логического элемента "2И-НЕ" появится логическая единица. Эта единица подтвердит логический ноль на выходе Q. Если на выходе верхнего логического элемента "2И-НЕ" Q первоначально присутствует логическая единица, то на выходе нижнего логического элемента "2И-НЕ" появится логический ноль. Этот ноль подтвердит логическую единицу на выходе Q. То есть, при единичных входных уровнях схема RS-триггера работает точно так же, как и схема на инверторах.

Подадим на вход S нулевой потенциал. Согласно таблице истинности логического элемента "2И-НЕ" на выходе Q появится единичный потенциал. Это приведёт к появлению на инверсном выходе триггера нулевого потенциала. Теперь, даже если снять нулевой потенциал с входа S, на выходе триггера останется единичный потенциал. То есть мы записали в триггер логическую единицу.

Точно так же можно записать в триггер и логический ноль. Для этого следует воспользоваться входом R. Так как активный уровень на входах оказался нулевым, то эти входы &mdash инверсные. Составим таблицу истинности RS-триггера. Входы R и S в этой таблице будем использовать прямые, то есть запись нуля, и запись единицы будут осуществляться единичными потенциалами (таблица 1).

Таблица 1. Таблица истинности RS-триггера.

R	S	Q(t)	Q(t+1)	Пояснения
0	0	0	0	Режим хранения информации R=S=0
0	0	1	1
0	1	0	1	Режим установки единицы S=1
0	1	1	1
1	0	0	0	Режим записи нуля R=1
1	0	1	0
1	1	0	*	R=S=1 запрещенная комбинация
1	1	1	*

RS-триггер можно построить и на логических элементах "2ИЛИ-НЕ". Схема RS-триггера, построенного на логических элементах "2ИЛИ-НЕ" приведена на рисунке 3. Единственное отличие в работе этой схемы триггера будет заключаться в том, что его сброс и установка будет производиться единичными логическими уровнями. Эти особенности связаны с принципами работы инверсной логики, которые рассматривались ранее.

  Рисунок 3. Схема простейшего RS триггера на логических элементах "2ИЛИ-НЕ". Входы R и S прямые (активный уровень '1')

Так как RS-триггер при построении его на логических элементах "2И-НЕ" и "2ИЛИ-НЕ" работает одинаково, то его изображение на принципиальных схемах тоже одинаково. Условно-графическое изображение RS-триггера на принципиальных схемах приведено на рисунке 4.

  Рисунок 4. Условно-графическое обозначение RS-триггера

Синхронные RS-триггеры

Схема RS-триггера позволяет запоминать состояние логической схемы, но так как в начальный момент времени может возникать переходный процесс (в цифровых схемах этот процесс называется опасные гонки), то запоминать состояния логической схемы нужно только в определённые моменты времени, когда все переходные процессы закончены.

Это означает, что большинство цифровых схем требуют сигнала синхронизации (тактового сигнала). Все переходные процессы в комбинационной логической схеме должны закончиться за время периода синхросигнала, подаваемого на входы триггеров. Триггеры, запоминающие входные сигналы только в момент времени, определяемый сигналом синхронизации, называются синхронными. Для того чтобы отличать от них рассмотренные ранее варианты (RS-триггер и триггер Шмитта) эти триггеры получили название асинхронных.

Формировать синхронизирующие сигналы с различной частотой и скважностью при помощи генераторов и одновибраторов мы уже научились в предыдущих главах. Теперь научимся записывать в триггеры входные логические сигналы только при наличии разрешающего сигнала.

Для этого нам потребуется схема, пропускающая входные сигналы только при наличии синхронизирующего сигнала. Такую схему мы уже использовали при построении схем мультиплексоров и демультиплексоров. Это логический элемент "И". Триггеры, записывающие сигналы только при наличии синхронизирующего сигнала называются синхронными. Принципиальная схема синхронного RS-триггера приведена на рисунке 5.

Для таких цифровых схем требуются синхронные триггеры. Схема синхронного триггера приведена на рисунке 4, а обозначение на принципиальных схемах на рисунке 5.

  Рисунок 5. Схема синхронного RS-триггера, построенного на элементах "И"

В таблице 2 приведена таблица истинности синхронного RS-триггера. В этой таблице символ x означает, что значения логических уровней на данном входе не важны. Они не влияют на работу триггера.

Таблица 2. Таблица истинности синхронного RS-триггера.

С	R	S	Q(t)	Q(t+1)	Пояснения
0	x	x	0	0	Режим хранения информации
0	x	x	1	1
1	0	0	0	0	Режим хранения информации
1	0	0	1	1
1	0	1	0	1	Режим установки единицы S=1
1	0	1	1	1
1	1	0	0	0	Режим записи нуля R=1
1	1	0	1	0
1	1	1	0	*	R=S=1 запрещенная комбинация
1	1	1	1	*

Как мы уже показали в предыдущей главе, RS-триггеры могут быть реализованы на различных элементах. При этом логика их работы не изменяется. В то же самое время триггеры часто выпускаются в виде готовых микросхем (или реализуются внутри БИС в виде готовых модулей), поэтому на принципиальных схемах синхронные триггеры обычно изображаются в виде условно-графических обозначений. Условно-графическое обозначение синхронного RS-триггера приведено на рисунке 6.

  Рисунок 6. Условно-графическое обозначение синхронного RS-триггера.

D триггеры

В RS-триггерах для записи логического нуля и логической единицы требуются разные входы, что не всегда удобно. При записи и хранении данных один бит может принимать значение, как нуля, так и единицы. Для его передачи достаточно одного провода. Как мы уже видели ранее, сигналы установки и сброса триггера не могут появляться одновременно, поэтому можно объединить эти входы при помощи инвертора, как показано на рисунке 7.

Рисунок 7. Схема D триггера (защелки)

Такой триггер получил название D триггер. Название происходит от английского слова delay — задержка. Конкретное значение задержки определяется частотой следования импульсов синхронизации. Условно-графическое обозначение D триггера на принципиальных схемах приведено на рисунке 8.

  Рисунок 8. Условно-графическое обозначение D триггера (защелки)

Таблица истинности D триггера достаточно проста, она приведена в таблице 3. Как видно из этой таблицы, этот триггер способен запоминать по синхросигналу и хранить один бит информации.

Таблица 3. Таблица истинности D триггера

С	D	Q(t)	Q(t+1)	Пояснения
0	x	0	0	Режим хранения информации
0	x	1	1
1	0	x	0	Режим записи информации
1	1	x	1

Нужно отметить, что отдельный инвертор при реализации триггера на ТТЛ элементах не нужен, так как самый распространённый элемент ТТЛ логики - это “2И-НЕ”. Принципиальная схема D триггера на элементах 2И-НЕ” приведена на рисунке 9.

  Рисунок 9. Схема D триггера, реализованная на ТТЛ элементах

Ещё проще реализуется D триггер на КМОП логических элементах. В КМОП микросхемах вместо логических элементов "И" используются обычные транзисторные ключи. Схема D триггера приведена на рисунке 10.

  Рисунок 10. Схема D триггера, реализованная на КМОП элементах

При подаче высокого уровня синхросигнала C транзистор VT1 открывается и обеспечивает передачу сигнала с входа D на инверсный выход Q через инвертор D1. Транзистор VT2 при этом закрыт и отключает второй инвертор, собранный на транзисторах VT2 и VT3. При подаче низкого потенциала на вход C включается второй инвертор, который вместе с инвертором D1 и образует триггер.

Во всех рассмотренных ранее схемах синхронных триггеров синхросигнал работает по уровню, поэтому триггеры называются триггерами, работающими по уровню. Ещё одно название таких триггеров, пришедшее из иностранной литературы - триггеры-защёлки. Легче всего объяснить появление этого названия по временной диаграмме, приведенной на рисунке 11.

Рисунок 11. Временная диаграмма D триггера (защелки)

По этой временной диаграмме видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на вход этого триггера.

Входное напряжение запоминается только в момент изменения уровня напряжения на входе синхронизации C с высокого уровня на низкий уровень. Входные данные как бы "защелкиваются" в этот момент, отсюда и название – триггер-защелка.

Принципиально в этой схеме входной переходной процесс может беспрепятственно проходить на выход триггера. Поэтому там, где это важно, необходимо сокращать длительность импульса синхронизации до минимума. Чтобы преодолеть такое ограничение были разработаны триггеры, работающие по фронту.

Явление метастабильности.

До сих пор мы предполагали, что сигнал на входе триггера может принимать только два состояния: логический ноль и логическая единица. Однако синхроимпульс может прийти в любой момент времени, в том числе и в момент смены состояния сигнала на входе триггера.

Если синхросигнал попадёт точно на момент перехода входным сигналом порогового уровня, то триггер на некоторое время может попасть в неустойчивое метастабильное состояние, при котором напряжение на его выходе будет находиться между уровнем логического нуля и логической единицы. Это может привести к нарушению правильной работы цифрового устройства.

Состояние метастабильности триггера подобно неустойчивому состоянию шарика, находящегося на вершине конического холма. Такая ситуация иллюстрируется рисунком 1. Обычно триггер не может долго находиться в состоянии метастабильности и быстро возвращается в одно из стабильных состояний. Время нахождения в метастабильном состоянии зависит от уровня шумов схемы и использованной технологии изготовления микросхем.

Рисунок 12. Иллюстрация явления метастабильности.

Временные параметры триггера в момент возникновения состояния метастабильности и выхода из этого состояния приведены на рисунке 2. Время t_SU (register setup time or t_SU) на этом рисунке это минимальное время перед синхроимпульсом, в течение которого логический уровень сигнала должен оставаться стабильным для того, чтобы избежать метастабильности выхода триггера. Время t_H (register hold time or t_H) это минимально необходимое время удержания стабильного сигнала на входе триггера для того, чтобы избежать метастабильности его выхода. Время состояния метатастабильности случайно и зависит от многих параметров. На рисунке 2 оно обозначено t_MET.

Рисунок 13. Временные параметры триггера при проявлении метастабильности.

Вероятность того, что время метастабильности превысит заданную величину, экспоненциально уменьшается с ростом времени, в течение которого выход триггера находится в метастабильном состояние.

где t – это коэффициент обратно пропорциональный коэффициенту усиления и полосе пропускания элементов, входящих в состав триггера.

Склонность триггеров к метастабильности обычно оценивается величиной, обратной скорости отказов. Это значение выражается как интервал времени между отказами. Его можно определить по формуле:

где t0 = tSU – tH

fс – тактовая частота

fd – частота с которой меняются входные данные

Для того чтобы можно было оценить эту величину, приведём таблицу для двух микросхем. Последняя строчка этой таблицы эквивалентна времени метастабильности t_MET = 5 нс.

Таблица 3. Сравнительные характеристики КМОП и Bi-КМОП триггеров

Условия измерения	SN74ACT	SN74ABT
fc = 33МГц, fd = 8МГц	8400 лет	8.1*109 лет
fc = 40МГц, fd = 10МГц	92 дня	1400 лет
fc = 50МГц, fd = 12МГц	-	2 часа

Метастабильное состояние не всегда приводит к неправильной работе цифрового устройства. Если время ожидания устройства после прихода импульса синхронизации достаточно велико, то триггер может успеть перейти в устойчивое состояние, и мы даже ничего не заметим. То есть если мы будем учитывать время метастабильности tmet то метастабильность никак не скажется на работе остальной цифровой схемы.

Если же это время будет неприемлемым для работы схемы, то можно поставить два триггера последовательно, как это показано на рисунке 3. Это снизит вероятность возникновения метастабильного состояния.

  Рисунок 14. Схема снижения вероятности возникновения метастабильного состояния на выходе триггера

Для сравнения приведем MBTF для новой схемы. Сравнение производится тех же самых микросхем, что и в предыдущем примере. Время метастабильности t_MET = 5 нс для 50МГц, t_MET = 5 нс для 67МГц, t_MET = 5 нс для 80МГц.

Таблица 4. Сравнительные характеристики КМОП и Bi-КМОП триггеров

Условия измерения	SN74ACT	SN74ABT
fc = 33МГц, fd = 8МГц	2.62*1028 лет	4.77*1047 лет
fc = 40МГц, fd = 10МГц	3,56*1019 дня	2.18*1034 лет
fc = 50МГц, fd = 12МГц	4.9*1010	1*1021 лет
fc = 67МГц, fd = 16МГц	417 лет	1.28*109 лет
fc = 80МГц, fd = 20МГц	-	2900 лет

D триггеры, работающие по фронту.

Фронт сигнала синхронизации, в отличие от высокого (или низкого) потенциала, не может длиться продолжительное время. В идеале длительность фронта равна нулю. Поэтому в триггере, запоминающем входную информацию по фронту не нужно предъявлять требования к длительности тактового сигнала.

Триггер, запоминающий входную информацию по фронту, может быть построен из двух триггеров, работающих по потенциалу. Сигнал синхронизации будем подавать на эти триггеры в противофазе. Схема такого триггера приведена на рисунке 12.

Рисунок 15. Схема D триггера, работающего по фронту

Рассмотрим работу схемы триггера, приведенной на рисунке 12 подробнее. Для этого воспользуемся временными диаграммами, показанными на рисунке 13. На этих временных диаграммах обозначение Q΄ соответствует сигналу на выходе первого триггера. Так как на вход синхронизации второго триггера тактовый сигнал поступает через инвертор, то когда первый триггер находится в режиме хранения, второй триггер пропускает сигнал на выход схемы. И наоборот, когда первый триггер пропускает сигнал с входа схемы на свой выход, второй триггер находится  в режиме хранения.

Рисунок 16. Временные диаграммы D триггера.

Обратите внимание, что сигнал на выходе всей схемы в целом не зависит от сигнала на входе "D" схемы. Если первый триггер пропускает сигнал данных со своего входа на выход, то второй триггер в это время находится в режиме хранения и поддерживает на выходе предыдущее значение сигнала, то есть сигнал на выходе схемы тоже не может измениться.

В результате проведённого анализа временных диаграмм мы определили, что сигнал в схеме, приведенной на рисунке 12 запоминается только в момент изменения сигнала на синхронизирующем входе "C" с единичного потенциала на нулевой.

Динамические D триггеры выпускаются в виде готовых микросхем или входят в виде готовых блоков в составе больших интегральных схем, таких как базовый матричный кристалл (БМК) или программируемых логических интегральных схем (ПЛИС).

Условно-графическое обозначение D триггера, запоминающего информацию по фронту тактового сигнала, приведено на рисунке 12.

Рисунок 17. Условно-графическое обозначение D триггера

То, что триггер запоминает входной сигнал по фронту, отображается на условно-графическом обозначении треугольником, изображённым на выводе входа синхронизации. То, что внутри этого триггера находится два триггера, отображается в среднем поле условно-графического изображения двойной буквой T.

Иногда при изображении динамического входа указывают, по какому фронту триггер (или триггеры) изменяет своё состояние. В этом случае используется обозначение входа, как это показано на рисунке 15.

Рисунок 18. Обозначение динамических входов

На рисунке 18 а обозначен динамический вход, работающий по переднему (нарастающему) фронту сигнала. На рисунке 18 б обозначен динамический вход, работающий по заднему (спадающему) фронту сигнала.

Промышленностью выпускаются готовые микросхемы, содержащие динамические триггеры. В качестве примера можно назвать микросхему 1533ТМ2. В этой микросхеме содержится сразу два динамических триггера. Они изменяют своё состояние по переднему фронту сигнала синхронизации.

25. Регистры и счетчики, их назначение и функциональные схемы.

26. Аналогово-цифровые и цифроаналоговые преобразователи.

В большинстве случаев информация о физических процессах и явлениях представляется в аналоговой форме. В аналоговой же форме должны формироваться и управляющие воздействия на различные объекты, подвергающиеся анализу, контролю или управлению. Для возможности осуществлять обработку полученной с датчиков аналоговой информации цифровыми методами необходимо выполнить преобразование этой информации к виду, доступному к «пониманию» цифровыми устройствами. Подобное преобразование называется аналого-цифровым. Обратное преобразование, заключающееся в переводе информации, полученной с выходов цифрового устройства к виду непрерывной функции времени или иного ее параметра, называется цифро-аналоговым. Соответственно устройства, выполняющие такие преобразования, называютсяаналого-цифровыми преобразователями (АЦП) и цифро-аналоговыми преобразователями(ЦАП).

Из рассмотренных ранее типов цифровых устройств очевидно, что входная информация для них должна характеризоваться дискретностью (конечным количеством) своих значений (кодов). Поскольку наиболее удобной формой представления информации для обработки средствами электронных устройств являются напряжения и токи, изменяющиеся во времени, то в качестве дискретных значений этих сигналов можно выбрать как дискретные значения времени, так и дискретные уровни напряжений или токов. На рис. 9.1,а представлена зависимость аналогового напряжения uа(t) в качестве информационного сигнала, получаемого от объекта с помощью некоторого первичного преобразователя (датчика). Исходный сигнал характеризуется непрерывностью значений как по времени, так и по уровню напряжения. Задавn равных промежутков времени Tд, можно выделить конечную последовательность импульсов с амплитудами uд(niTд), точно соответствующими значениям напряжений uа(t) в эти моменты времени.

Рис. 9.1. Дискретизация параметров аналогового сигнала.

Таким образом, реализуется свойство дискретности сигнала по времени. По уровню напряжения импульсы сохраняют свойства непрерывности, поскольку амплитуда uд(niTд) этих импульсов может принимать произвольные значения. Такая форма преобразования аналогового сигнала называется дискретизацией по времени, а время Тд – периодом дискретизации.

Если в качестве дискретных выбрать m уровней напряжений, то функция uа(t) вырождается в ступенчатую функцию uк(mQ), где каждый следующий потенциал отличается от предыдущего на одинаковую величину Q, называемую квантом (рис. 9.1,б). Поскольку функция uа(t) может иметь произвольную, необязательно линейную форму, то, очевидно, что пересечения этой функции с квантованными уровнями mjQ будут наблюдаться в неравные промежутки времениDti=ti-ti-1. При этом значения функций uа(ti) и uк(mjQ) в моменты времени ti будут совпадать, а сами моменты времени ti могут быть произвольными и определяться формой uа(t) и выбранными уровнями mjQ. Отсюда следует, что ступенчатая функция uк(mQ) сохраняет свойство непрерывности по времени. Такое преобразование аналогового сигнала носит название квантование по уровню.

Поскольку понятие «непрерывности» значений по сути равносильно понятию «бесконечности», то фиксация таких значений техническими средствами не представляется возможной. Поэтому, при построении устройств аналого-цифрового преобразования используется подход дискретизации обоих параметров – и времени и уровня. Это означает, что диапазон, в котором изменяется функция uа(t), разбивается на m квантованных уровней mjQ с равным шагом Q. При этом преобразование осуществляется только в фиксированные моменты времени ti с равными периодами дискретизации Тд (рис. 9.1,в). Вполне очевидно, что в эти моменты времени функция uа(t) может либо не достичь некоторого уровня mjQ, либо превысить его, т.е. возможно несовпадение исходной функции с заданными квантованными уровнями. Поэтому в качестве значений ступенчатой функции uд,к(niTд, mjQ) в моменты времени ti выбираются округленные до ближайшего уровня mjQ значения исходной функцииuа(t). Очевидно, что для такого типа преобразования характерно наличие погрешности округления e, которая определяется величиной ±Q/2.

Для того чтобы проведенное преобразование стало аналого-цифровым, в соответствие значению каждого уровня mjQ необходимо присвоить цифровой код Xj, в большинстве случаев двоичный. Такой процесс называется кодированием. Обычно цифровой код выбирается равным десятичному эквиваленту номера mj квантованного уровня. В этом случае максимальному значению кода соответствует значение максимально возможного входного напряжения АЦП за вычетом одного кванта (uвх.max-Q). Объясняется это тем, что одна кодовая комбинация соответствует нулевому значению входного напряжения АЦП.

Рассмотрим основные характеристики устройств аналого-цифрового преобразования.

Разрядность n выходного кода для АЦП и входного – для ЦАП – характеризует количество разрядов для отображения аналоговой преобразуемой величины. Эта характеристика определяет количество квантованных уровней mmax=2n.

Диапазон входного Uвх. или выходного Uвых. напряжений АЦП или ЦАП соответственно. Выражается в единицах Вольт и характеризует полный диапазон входного (выходного) напряжения, которое преобразователь в состоянии отобразить принятым выходным (входным) кодом. Диапазон данного напряжения может быть как однополярным, так и биполярным в зависимости от типа преобразователя.

Разрешающая способность (чувствительность) – значение минимального изменения входного сигнала АЦП, которое вызывает изменение цифрового кода на единицу. Эта характеристика определяется величиной кванта Q и называется еще величиной младшего разряда (МЗР или LSB в англоязычной терминологии). Из-за наличия неопределенности (погрешности) величиной ±Q/2 обычно принимается, что изменение цифрового кода на единицу происходит в средней точке диапазона данного квантованного уровня (рис. 9.2,а). Аналогично для ЦАП разрешающая способность – это минимальное изменение выходного аналогового сигнала, обусловленное изменением входного цифрового кода на единицу.

Напряжение смещения нуля Uсм.0 – напряжение на входе АЦП, при котором на выходе устанавливается нулевой код. Величина Uсм0 определяется сдвигом реальной uр от идеальнойuид передаточных характеристик (рис. 9.2,б). Соответственно для ЦАП напряжение смещения нуля – это величина выходного напряжения при нулевом входном коде. Напряжение смещения нуля характеризует аддитивную погрешность преобразователя. Часто Uсм.0 выражается в единицах МЗР.

Абсолютная погрешность преобразования в конечной точке шкалы dUf  характеризует отклонение реального максимального входного напряжения для АЦП или выходного для ЦАП от идеального значения, определенного технической документацией преобразователя (рис. 9.2,в). Данная величина определяет угол наклона реальной передаточной характеристики и мультипликативную погрешность преобразователя. Также как и Uсм.0 часто выражается в единицах МЗР.

Интегральная нелинейность dUL характеризует максимально возможное отклонение реальной передаточной характеристики АЦП (ЦАП) от заданной идеальной при нулевых значениях Uсм.0 и dUf  (рис. 9.2,г). Выражается в единицах МЗР или в процентах по отношению к максимальному входному (выходному) напряжению преобразователя.

Рис. 9.2. Характеристики АЦП.

Дифференциальная нелинейность dUдиф. Характеризует максимальное отклонение величины одного из квантов АЦП (ЦАП) от идеального аналогового значения Q (рис. 9.2,д). Выражается в единицах МЗР или в процентах по отношению к максимальному входному (выходному) напряжению. Если дифференциальная нелинейность АЦП превышает 1 МЗР, то в выходном коде могут выпадать одна или несколько кодовых комбинаций Хвып. Аналогично если дифференциальная нелинейность ЦАП превышает 1 МЗР, то в выходном напряжении могут выпадать один или несколько квантованных уровней.

Время преобразования tс для АЦП характеризует временной интервал с момента подачи управляющего сигнала «начало преобразования» и до момента получения на выходе адекватного цифрового кода. Изменение входного аналогового сигнала в период времени tcнежелательно, поскольку это изменение вносит неопределенность в генерируемый выходной код. Для ЦАП аналогичный параметр носит название времени установления ts выходного аналогового сигнала. Очевидно, что входной цифровой код в данный период времени должен оставаться неизменным.

Максимальная частота преобразования fс.max определяет максимальное значение числа отсчетов входного сигнала, выполняемых преобразователем в единицу времени, при сохранении полной точности, т.е. соответствия значений параметров заданным нормам. Если входной аналоговый сигнал АЦП можно представить в виде конечной суммы гармонических составляющих, т.е. конечным частотным спектром

,

то выбор fc определяется теоремой Котельникова. Согласно этой теореме частоту преобразования АЦП следует выбирать большей или равной удвоенной частоте fkмаксимальной гармоники входного аналогового сигнала:

,

где