31.Двухступенчатый rs-триггер. Структура, схемное обозначение.
Двухступенчатый триггер, базирующийся на двух элементах памяти, служит для разделения процессов записи и воспроизведения информации. Запись информации в первую ступень, т.е. ведущий (Master) триггер производят в первом такте по синхроимпульсу с1, а во второй ведомый элемент (Slave) – в следующем такте по задержанному во времени синхроимпульсу с2 (двухступенчатые триггеры называют также двухтактными). Структурную схему триггера с двухтактным управлением можно реализовать реализуют как каскадное соединение тактируемых RS триггеров, причем на первый сигнал синхронизации поступает непосредственно, а на второй через инвертор (рис.7.5,а).
Рис. 7.5. Двухступенчатый триггер (а) и его обозначение (б)
В приведенной структуре разрешение записи в первую ступень осуществляет высокий уровень синхроимпульса с, а запись во вторую осуществляется после окончания синхроимпульса, т.е. по его срезу.
До прихода тактового
импульса (с =
0) входы ведущего триггера Т(М) не
активизированы и он находится в режиме
хранения информации (Q1
n+1
= Q1
n),
которая поступает на открытые входы
ведомого вследствие
.
С приходом тактового импульса (с
= 1) входы ведущего
триггера открываются и имеющаяся на
его входах информация заносится в
запоминающий элемент. Входы ведомого
триггера в это время блокированы сигналом
низкого уровня на его входе синхронизации.
С прекращением тактового импульса
запираются входы ведущего триггера и
активизируются входы ведомого. В его
запоминающую ячейку переносится
информация, зафиксированная ведущим
триггером, т.е. реализуется принцип
разделения во времени процессов записи
и хранения информации.
Функциональное назначение триггера определяет структура его первой ступени. Двухступенчатость триггера нашла отражение в обозначении в виде двух букв ТТ (рис.7.5,б).
32.D- триггер. Cхемное обозначение, таблица переключений, временная диаграмма работы.
В цифровых системах широко распространены триггеры задержки с одним информационным входом. В D - триггере (Delay - задержка) сигнал Q n+1 на выходе совпадает с входным сигналом предшествующего интервала (табл.7.3)., т. е. устройство осуществляет задержку (запоминание) двоичного разряда на заданный интервал tD, определяемый положением тактирующего импульса.
Таблица 7.3. Состояния D – триггера
-
Dn
Qn+1
0
0
1
1
Тактируемый D – триггер можно получить на основе синхронного RS триггера (RSТ), если сигнал D подать на его установочный вход S и через инвертор на вход сброса R (рис.7.4,а).
Рис.7.4. Структура D – триггера (а), временные диаграммы (б) и обозначение (в)
Если в такте n состояние входа D изменилось с U 0 на U 1 (рис.7.4,б), то до прихода синхроимпульса на выходе сохраняется предшествующее состояние Q n = 0, т. к. информационные входы RSТ не активизированы. Выходной сигнал изменится с приходом синхроимпульса, т. е. с задержкой tD и сохранится в n+1 такте. Схему на D - триггерах, позволяющую фиксировать комбинацию двоичных разрядов и хранить ее после изменения входных сигналов, носит называние защелки (latch). В стандартных ИМС D - триггеров (рис.7.4,в) обычно предусмотрены установочные входы для предварительной установки всех ячеек в нулевое или единичное состояние. Нашли применение также триггеры задержки с динамическим управлением, которые изменяют свое состояние по перепаду уровня синхроимпульса.