Чтение оп в циклах пдп.
Рис. 16. Диаграмма чтения ОП в циклах ПДП
Аналогичным образом выполняется чтение блока данных из БП и запись их в ОП, за исключением того, что в этом случае по сигналу –DACK 1 блоком интерфейса (ДшУС) формируется сигнал чтения данных (ЧтД), по которому осуществляется выдача байта данных из БП по шине BD7-BD0 через блок интерфейса (приёмопередатчик) по шине SD7 – SD0 в ОП.
Системный КПДП вначале вырабатывает сигнал IOR (чтение порта), который разрешает передачу данных из БП на шину ISA (открывает в соответствующем направлении приёмопередатчик блока интерфейса) и формирует сигнал READY. Затем системный КПДП устанавливает сигнал - MEMW, записывающий данные в выбранную ячейку ОП.
Запись данных в оп.
Рис. 17. Упрощенная диаграмма режима записи данных в ОП
Циклы ПДП выполняются до тех пор, пока содержимое счетчика байтов в канале 0 внешнего КПДП не станет равным FFFFh. при этом на его выходе формируется сигнал ЕОР (окончание счета), участвующий в вырабатывании сигнала прерывания, например, IRQ N сообщающий процессору о завершении передачи блока данных. Для формирования сигнала IRQ N. кроме того, необходимы сигналы разрешения прерывания (РП) и сигнал -DACK 1 (рис. 18).
Рис. 18. Схема формирования сигнала IRQ N
Передача данных между процессором и БП многофункционального контроллера выполняется следующим образом. На рис. 19 показана структурная схема сопряжения процессора и МК, осуществляющая передачу данных между процессором и БП, управление работой которого выполняет внешний КПДП (канал 1).
Схема передачи данных между процессором и буферной памятью.
Рис. 19. Структурная схема передачи данных между процессором и БП
Взаимодействие процессора и МК начинается с доступа его к порту (3E0h) сброса МК блока интерфейса, при этом внешний КПДП и МП сигналом INIT приводятся в исходное состояние и микропроцессором (МП) выполняется инициализация внешнего КПДП (канала 1) на прием данных в БП со стороны процессора. Затем процессор устанавливает триггер запроса (порт 3Elh) в блоке интерфейса и на его выходе формируется сигнал DRQ 1 (запрос ПДП канала 1), запускающий внешний КПДП на выполнение заданного режима. Внешний КПДП, получив сигнал DRQ 1, устанавливает сигнал HRQ (запрос шины) на соответствующий вход МП. В свою очередь. МП направляет на внешний КПДП сигнал HLDA, передающий ему управление работой БП. После этого канал 1 внешнего КПДП выполняет соответствующие такты состояния, в результате чего устанавливается адрес ячейки БП и формируется сигнал DACK 1, который поступает в блок интерфейса и устанавливает соответствующий триггер регистра состояния (порта ЗЕОп). Адрес удерживается на адресных выходах внешнего КПДП, который приостанавливает свою работу (состояние ожидания) до появления сигнала READY (готовности). Для упрощения (см. рис. 19) адрес БП выбран 8-битным (А7-А0). При необходимости употребления адреса А15-А0 следует использовать внешний регистр старшего адреса, который загружается по шине данных внешнего КПДП битами А15-А8. а запись их выполняется сигналом ADSTB.
Процессор путем опроса порта состояния (ЗЕОп) определяет, что адрес ячейки БП установлен (имеется в наличии сигнал -DACK 1) и можно выводить информацию, которая может быть инструкциями для МП или данными. Число выводимых байтов информации задается в счетчике байтов канала 1 внешнего КПДП. Вывод байта данных с учетом порта данных (ЗЕЗп) осуществляется по шине SD7-SD0 через блок интерфейса (приемопередатчик) по буферизованной шине BD7-BD0 и сопровождается сигналом -IOW (запись данных). Блок интерфейса (ДшУС) формирует сигнал ЗпД, который осуществляет разрешение работы БП (выбор CS) и вырабатывает сигнал READY, запускающий внешний КПДП на продолжение работы. Затем сигналом MEMW внешнего КПДП выполняется запись данных в БП.
Передача данных из процессора в БП.
Рис. 20 Диаграмма передачи данных из процессора в БП.
Почти таким же образом выполняется ввод данных из БП в процессор, за исключением того, что после завершения опроса порта состояния (3Е0h) процессор устанавливает адрес порта данных (3E3h) и сигнал -IOR, по которому блок интерфейса (ДшУС) формирует сигнал чтения данных (ЧтД ). Сигнал ЧтД осуществляет вывод данных из БП на шину SD7-SD0 и участвует в формировании сигнала READY. В табл. 4 приведено описание портов МК.
Таблица 4.
Порт сброса (3E0h) используется без передачи битов данных. При выводе из процессора по адресу 3E0h на выходе ДшУС формируется сигнал Сбр, который устанавливает внешний КПДП и МП в исходное состояние и вызывает инициализацию канала 0 внешнего КПДП со стороны МП.
После этого процессор устанавливает триггер запроса (ТЗ), имеющий адрес 3Elh. с передачей бита данных по шине SDO (BD0). На выходе ТЗ формируется сигнал DRQ 1 (запрос ПДП канала 1), поступающий на соответствующий вход внешнего КПДП. В результате взаимодействия внешнего КПДП с МП он получает доступ к БП и устанавливает адрес его ячейки.
Процессор опрашивает (читает в цикле) регистр состояния (3E0h). в котором фиксируются сигналы DACK0-DACK3 внешнего КПДП, указывающие на готовность БП к приему (передаче) данных. При выводе инструкций из процессора в БП в регистре состояния должен быть установлен признак DACK1. указывающий процессору на готовность БП к приему данных и направление передачи данных.
Запись (чтение) данных в БП осуществляется с помощью порта данных (3E3h).
Порт типа устройства (3E2h) представляет собой шинный формирователь (ШФ). на входы которого подается с помощью перемычек код типа устройства.
В 2-битном регистре разрешения (РР). имеющего адрес 3E2h (W). устанавливаются биты, разрешающие режимы ПДП и прерывания.