2.2. Функциональная модель эвм
Изобразим основные регистры и связи между ними, управляемые сигналами, поступающими из центрального устройства управления (УУ процессора). В алгоритме функционирования УУ процессора, описываемом на следующем этапе проектирования, предусматривается проверка значений признаков, поступающих на входы УУ процессора от исполнительных устройств и формирование управляющих сигналов, подаваемых на исполнительные устройства. Инициирование процесса формирования управляющих сигналов в УУ процессора осуществляется оператором путем установки триггера пуска (Тп) в единичное состояние. При переводе указанного триггера Тп в нулевое состояние УУ процессора проектируемой ЭВМ перестают формировать управляющие сигналы, ожидая появления единичного состояния триггера пуска Тп.
Приведенный на следующей странице рисунок модели содержит типовой набор регистров и устройств, обеспечивающих реализацию программного принципа управления. На рисунке использованы следующие обозначения:
Yi – сигналы, которые вырабатываются УУ процессора, подаются на исполнительные устройства.
Ai – сигналы, управляющие функционированием арифметических блоков.
RD – регистр данных, на который поступает содержимое ячеек основной памяти.
RA – регистр адреса памяти.
IP – регистр – указатель адреса очередной команды.
IR – регистр для хранения текущей команды.
RO, Акк – регистры для хранения обрабатываемых операндов.
ALU – арифметико-логическое устройство, управляемое локальным устройством УУ ALU, функционирование которого инициирует УУ процессора. Взаимодействие названных устройств управления осуществляется с помощью триггера TALU, единичное состояние которого свидетельствует о функционировании ALU (Ready ALU).
Ready RAM - единичное значение этого сигнала свидетельствует о функционировании основной памяти в режиме записи или чтения.
INTA – сигнал подтверждения прерывания
INTR – сигнал о передаче вектора прерывания
АВП – адрес вектора прерывания, адрес ячейки памяти, указывающий на программу обработки прерывания. В оперативной памяти хранится таблица векторов прерываний, а адрес вектора прерывания состоит из смещения и номера уровня запроса, по этим данным адрес.
Регистр Сост и Упр. – регистр состояния контроллера и управления передачи данных
Вых РД – выходной регистр данных
Вх РД – входной регистр данных
ISR – Регистр обслуживаемых прерываний
Сюда надо регистровую схему и исправить ошибки в ней
IRQ – информация, необходимая для идентификации внешнего устройства, содержится в регистре состояния и управления. Когда устройство генерирует запрос прерывания, оно устанавливает 1 в разряд IRQ.
2.3. Алгоритм функционирования эвм
Порядок функционирования устройств разрабатываемой ЭВМ представим в виде граф-схемы алгоритма (ГСА). Центральное устройство управления (УУ процессора) реализуется в виде (МПА) микропрограммного автомата – firm ware.МПА вырабатывает последовательность управляющих сигналов, поступающих своевременно на устройства разрабатываемой ЭВМ с целью инициирования работы этих устройств
Основные этапы выполнения команды:
Выборка команды из памяти – на счетчик команд (Рг IP) подается адрес очередной команды
Декодирование команды, в ходе которого производится проверка кода операции (КОП) – перебор на дешифраторе.
Переход к соответствующей ветви схемы алгоритма:
вычисление адреса операнда;
выборка операнда;
выполнение операции;
запись результата.
Подготовка к обработке следующей команды – изменение IP.
Переход к началу схемы, где осуществляется каждый раз две проверки: нажатие кнопки пуска и наличие прерываний ввода-вывода.
Процедуры, используемые в алгоритме:
В схеме используются следующие процедуры:
IFETCH – выборка очередной команды из ОП. В ходе выполнения этой процедуры происходит обращение к автомату V, осуществляющему выборку команд.
DECODE – декодирование кода операции.
EADDR – косвенная адресация (вычисление исполнительного адреса операнда в ОП).
OFETCH – выборка операнда из ОП.
EXEC – исполнительные операции и операции пересылки.
STORE – сохранить данные в ОП.
ENDOP – завершение выполнения команды.
АДРЕСАЦИЯ (2 такта) ВЫБОРКА ОПЕРАНДА (4 такта)
OFETCH
EADDR
(EADDR)
Нет
Да
RDRAMрежим
INIRAMпуск
ReadyRAM
= = 1
СА =10
= = 1
Да
Да
СА=10
Нет
RD = RI[24..0] Y9
Нет
СА=0x
Да
RA=RI[24..0] Y8
RA=REG Y11
Нет
СОХРАНЕНИЕ (4 такта) АРИФМЕТИЧЕСКИЕ
ОПЕРАЦИИ (3 такта)
ВЫБОРКА КОМАНД (8 тактов)
АЛГОРИТМ ФУНКЦИОНИРОВАНИЯ АВТОМАТА V (7 тактов)
Выборка команды
Нет
TIFETCH = = 1
Ожидание Y0
Да
RA = IP V1
RDRAM V3
INIRAM V4
Нет Да
Ready RAM = = 1
RI = RD V2 Ожидание Y0
TIFETCH = 0 V5
6
Большая схема ГСА