Metod_labs_v5

Основи проектування цифрових засобів на ПЛІС: Методичні вказівки до виконання лабораторних робіт з курсу “Основи проектування цифрових засобів на ПЛІС” для студентів базового напряму 6.050102 - “Комп’ютерна інженерія” / Укладачі: Мельник А.О., Сало А.М., Грос В.В.– Львів: Національний університет “Львівська політехніка”, 2013, ___ с.

Відповідальний за випуск:

ЛАБОРАТОРНА РОБОТА №1

САПР XILINX WEBPACK. ПРОЕКТУВАННЯ НАЙПРОСТІШИХ ВУЗЛІВ.

Мета роботи: засвоєння навичок роботи у середовищі Xilinx WebPack, навчитись створювати проекти в САПР Xilinx WebPack.

Завдання: В САПР WebPack імплементувати в ПЛІС Virtex-IV запропонований базовий проект «ФАЛ» та проект згідно варіанту. Імплементування верифікувати. Скласти звіт з виконання лабораторних досліджень та захистити його.

Зауваження: Обов'язкова умова - назви проектів, вкладених файлів, створених елементів і всіх зв'язків на схемах, на екранах і у звітах з лабораторних робіт повинні починатися з ініціалів студентів, які ці завдання виконували!

ТЕОРЕТИЧНІ ВІДОМОСТІ

Вступ

Головним напрямком розвитку сучасної мікроелектроніки є створення однокристальних систем (SOC - System On Chip). Такі системи значно підвищують надійність, знижують енергоспоживання та вартість складних електронних приладів. Основними досягненнями в цій галузі є три типи одно кристальних систем: мікроконтролери, спеціалізовані надвеликі інтегральні схеми (НВІС) та програмовані логічні інтегральні схеми (ПЛІС).

Фірма Xilinx, одна із провідних світових виробників ПЛІС, надає розробникам широкий спектр кристалів з різною технологією виробництва, ступенем інтеграції, архітектурою, швидкодією, споживаною потужністю й напругою живлення, що випускають у різних типах корпусів в декількох варіантах виконання, в тому числі промислове, військове й радіаційно стійке . Переваги ПЛІС у порівнянні з «непрограмованою логікою»:

–висока швидкодія;

–можливість перепрограмування безпосередньо в системі;

–високий ступінь інтеграції, що дозволяє розмістити цифровий пристрій в одному кристалі й тим самим знизити час і витрати на трасування й виробництво друкованих плат;

–скорочення циклу розробки й виробництва;

–наявність потужних інструментальних САПР, що дозволяють усунути можливі помилки в процесі проектування пристроїв;

–порівняно низька вартість (у перерахуванні на один логічний вентиль);

–можливість подальшої реалізації проектів ПЛІС для серійного виробництва у вигляді замовлених НВІС, що дозволяє значно знизити їхню

Рис. 1.1 Створення проекту GVV_lab1 з розташуванням в D:\HOME\KI- 4\GVV\GVV_LAB1

Далі згідно рис. 1.2 необхідно визначити серію ПЛІС, тип мікросхеми у серії, швидкодію мікросхеми, мову апаратного програмування та симулятор.

Рис. 1.2 Вибір цільової ПЛІС та симулятора

Рис. 1.3 – Автоматично згенероване резюме проекту GVV_lab1

Рис. 1.4 – Вікно навігатора проектів WebPack з новим проектом GVV_lab1

2. Схемна реалізація ФАЛ виду a&b v c&d v e&f.

2.1. Для створення нового модуля вихідного опису проекту треба виконати Project-> New Source… У діалоговій панелі, що відкрилася, необхідно вибрати тип нового модуля, задати його ім'я й указати місце розташування файлу на диску.

Рис. 2.1 Створення нового модуля вихідного опису проекту

2.2 Відкрити бібліотеку елементів клавішою . На екрані з’явиться вікно бібліотеки сімейства мікросхем обраної серії згрупованих по категоріях.

Рис. 2.2 Вікно бібліотеки сімейства мікросхем обраної серії

2.4 У вікні Processes запустити на виконання процес Synthesize. У процесі синтезу з файлів HDL-описів проектованого пристрою формується файл списку з'єднань у форматі EDIF. Відзначене відповідною піктограмою в рядку Synthesize завершення цього процесу дозволяє відкрити звіт про результати синтезу(View Text Report).

На етапі синтезу створено звіт, витяг з якого подаємо.

=============================================================

* Final Report

=============================================================

Final Results

Крім текстового звіту про виконання етапу синтезу, засоби пакета САПР серії Xilinx ISE дозволяють відобразити список з'єднань (netlist) проектованого пристрою на RTL рівні в схемотехнічній формі, якщо перед виконанням цього процесу для параметра Generate RTL Schematic було встановлено значення YES або ONLY. В якості компонентів принципової схеми, що відбиває RTL представлення синтезованого пристрою, застосовуються узагальнені елементи, вигляд яких не залежить від архітектурних особливостей сімейства ПЛІС, використовуваного для подальшої реалізації цього пристрою.

Для перегляду функціональної схеми слід у вікні процесів Processes Window помістити курсор на рядок View RTL Schematic і двічі клацнути лівою кнопкою миші. При цьому відкривається вікно програми, вид якого подібний зображенню вікна схемо-технічного редактора.

У вікні, відображається умовний графічний образ, що представляє модуль верхнього рівня ієрархії проекту. Крім того, у вікні вихідних модулів (Sources

3. Часова симуляція роботи проекту.

Створюємо додатковий файл проекту типу VHDL Test Bench:

Рис. 3.1 Створення VHDL Test Bench тесту

В первинному тексті автоматично згенерованого тест-бенч файлу: наш вентиль інстальовано, але вхідні сигнали не ініціалізовані та їхні зміни в часі автоматом не задекларовані. Для поведінкового моделювання вручну вносимо зміни в текст Test Bench файлу:

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

USE ieee.numeric_std.ALL;

LIBRARY UNISIM;

USE UNISIM.Vcomponents.ALL;

ENTITY GVV_sch1_GVV_sch1_sch_tb IS

END GVV_sch1_GVV_sch1_sch_tb;

ARCHITECTURE behavioral OF GVV_sch1_GVV_sch1_sch_tb IS