Лекции(2013)

assert (d’stable (setup)) report(“setup time error”) severity error;

wait for hold;

assert (d’stable(hold)) report (“hold time error”) severity error;

end process;

Th

Для проверки правильности функционирования последовательностной схемы необходимо проверять временные соотношения сигналов на ее входах. Данный процесс проверяет соблюдение времени предустановки и удержания информационного сигнала D относительно разрешающего фронта синхросигнала clk. Даная процедура ожидает переднего фронта сигнала clock. После этого, если в течении времени setup до этого события сигнал D не менялся, то время предустановки соблюдено. После переднего фронта процесс ожидает в течении времени hold. Если сигнал D не изменится, это значит, что время удержания также соблюдено.

Приведем еще один пример. Сообщение предупреждает о моментах времени, когда меняется значение сигнала Sum. При этом используется функция Now, которая возвращает текущее значение модельного времени, и атрибут image, который преобразует значение операнда из декларированного типа (в нашем случае time) в тип string.

assert (not(Sum'event))

report "Sum = new value "&time'image(Now)) severity warning;

Сообщение порождает следующий текст на консоли во время моделирования:

. . . . . . . . . . . . . . . . . . . . . . . . . . . .

# : WARNING: Sum = new value 140000 ps

# : Time: 140 ns, Iteration: 1, TOP instance.

. . . . . . . . . . . . . . . . . . . . . . . . . . . .

32

Пример:

Type ROM is array(0 to 15) of bit_vector (7 down to 0);

Пример:

Процедура сложения двух чисел h1+h2=sum begin

assert (h1’length=h2’length) and (h1’length=sum’length )

report (“vector length must be equal!”) severity error;

….

for i in sum’range loop ….

33

Процедуры и функции

Процедуры и функции чаще всего задаются в package, но могут быть заданы в entity, architecture, process. Процедуры могут вызывать другие процедуры и функции, а функции – только другие функции. В процедурах и функциях не могут использоваться параллельные операторы.

Функция - подпрограмма, которая выполняет последовательный алгоритм и возвращает одно вычисленное значение заданного типа.

В ней могут быть объявлены переменные (variable), но не сигналы, которые связаны с понятием времени . Также не могут использоваться операторы, связанные с понятием времени (wait, операторы задержки).

Описание функции:

function <имя>(список входных параметров через “;”) return <тип результата> is

[объявление var, const] begin

последовательные операторы; return <тип результата>; end<имя>;

Ниже приведен пример описания функции. В пакете STD_LOGIC_1164 стандартной функции определения переднего фронта сигнала).

Function rising_edge(signal s:STD_LOGIC)

Функция будет возвращать TRUE, если S изменится из 0 в1, а в других случаях будет FALSE. Для Falling_edge возвращается TRUE, если S изменится из 1 в 0.

Вспомогательная функция tо_x01 - преобразует девятизначный сигнал S к трехзначному (’0’, ’1’, ’Х’).

Вызов функции:

Показан на примере, в котором вызывается функция bool_to_SL, преобразующая bit-вый сигнал в сигнал типа std_logic .

architecture Ar of Ent is signal PAR_V: std_logic; signal data : bit;

begin

…

PAR_V=bool_to_SL(data);

…

Количество и тип фактических параметров должны соответствовать объявленным в функции. Они могут быть только входными, и в ходе выполнения функцией не меняются. В качестве параметра может быть сигнал, переменная, константа, выражение.

34

В пакете функция сначала объявляется в интерфейсе пакета, а затем в теле пакета описывается.

Объявление в интерфейсе пакета: function bool_to_SL(X: boolean ) return std_logic;

Процедура – подпрограмма, содержащая логически завершенную часть кода VHDL, состоящую из последовательных операторов, аналогично телу процесса.

Описание процедуры:

procedure<имя> (список входных параметров через “;”) is [объявление signal, variable, const]

begin

последовательные операторы; end<имя>;

Входные параметры процедурой не меняются, а выходные могут быть изменены . Параметры могут иметь любой тип (signal, variable, constant, выражение).

Пример:

procedure add_vec; --процедура сложения 2-х векторов

(ad1, ad2: in bit_vector; c: in bit; signal sum: out bit_vector; signal con: out bit) is

variable cv:bit; begin

…

sum(i)<=…

cv:=…

con<=cv; end add_vec;

Вызов процедуры может быть: последовательным оператором, если выполняется в теле процесса, или параллельным оператором, если этот оператор используется, как элемент структурного описания схемы.

architecture…

signal c, a, b, rezp: bit;

signal res_s: bit_vector(3 downto 0); begin

c<=a and b;

add_vec(“1000”, “0110”, с, res_s, rezp); -- процедура вызывается как параллельный оператор

…

Если процедура задается в пакете, то в его интерфейсе она должна быть объявлена: procedure add_vec

(ad1, ad2: in bit_vector; c: in bit; signal sum: out bit_vector; signal con: out bit);

Приведем пример пакета, который содержит процедуры, функции и компоненты: package bitpackage is

procedure add_vec(ad1, ad2 : in bit; c: in bit;

35

signal sum: out bit_vector; signal con: out bit);

…

function boot_to_SL(X: boolean ) return std_logic;

…

component jkff generic(…); port(…); end component;

…

end bitpackage;

Package body bitpackage is function boot_to_SL (…) return is

(описание функции) end boot_to_SL;

. . .

procedure add_vec(…) is

(описание процедуры) end add_vec;

, . .

end bitpackage;

architecture A of jkff is -- компоненты описываются после конца тела пакета (описание компонента)

end A;

. . . .

Приведем пример задания процедур и функций в теле architecture:

entity lab4 is

generic (Lin: integer :=2; Lout: integer :=2);

port(

x:in STD_LOGIC_vector (Lin downto 0); x1: in STD_LOGIC;

y:out STD_LOGIC_vector (Lout downto 0); y1: out STD_LOGIC

);

end lab4;

architecture lab4 of lab4 is

------------------процедуры и функции--------------------------

-- функция +1 (по алгоритму синхронного счетч. с последовательн. переносом) function vecincr (vec: STD_LOGIC_vector)

return STD_LOGIC_vector is

variable k:STD_LOGIC:='1';

variable vec1:STD_LOGIC_vector (vec'length-1 downto 0); variable retval:integer:=0;

begin

if vec'length-1 > 0 then

for i in 1 to vec'length-1 loop k:=k and vec(i-1);

vec1(i):=(k and (not vec(i))) or((not k) and vec(i)); end loop;

else null;

end if; vec1(0):=not vec(0);

36

return vec1; end vecincr;

-- функция -1 (по алгоритму синхронного счетч. с последовательн. переносом) function vecdecr (vec: STD_LOGIC_vector)

return STD_LOGIC_vector is

variable k:STD_LOGIC:='1';

variable vec1:STD_LOGIC_vector (vec'length-1 downto 0); variable retval:integer:=0;

begin

if vec'length-1 > 0 then

for i in 1 to vec'length-1 loop k:=k and (not(vec(i-1)));

vec1(i):=(k and (not vec(i))) or((not k) and vec(i)); end loop;

else null;

end if; vec1(0):=not vec(0); return vec1;

end vecdecr;

-- процедура суммирования (по алгоритму параллельного сумматора c послед. переносом) procedure addvec (ad1,ad2: in STD_LOGIC_vector;

cin: in STD_LOGIC;

signal sum: out STD_LOGIC_vector; signal p:out STD_LOGIC) is variable c:STD_LOGIC;

begin

c:=cin;

if (ad1'length-1 > 0) and (ad2'length-1 > 0) and (ad1'length = ad2'length) then for i in 0 to ad1'length-1 loop

sum(i)<=c xor ad1(i) xor ad2(i);

c:=(ad1(i) and ad2(i)) or (ad1(i)and c) or(ad2(i)and c); end loop;

else null; end if; p<=c;

end addvec;

-- функция определения положительного фронта в многозначной логике, 1-есть фронт, 0- хранение, Х – нельзя -- определить был фронт или нет

function posedge (signal s: STD_LOGIC) return STD_LOGIC is

begin

if s'event=FALSE then return '0';

else if s'last_value ='0' and s ='1' then return '1'; else if s='0' then return '0';

else return 'X'; end if;

end if; end if;

end posedge;

-------------------------------------------

signal A,B: STD_LOGIC_vector (Lin downto 0); signal Sum: STD_LOGIC_vector (Lout downto 0); signal Cou: STD_LOGIC;

begin y<=vecdecr(x);

addvec(A,B,'0',Sum,Cou);

37

y1<=posedge(x1); end lab4;

Библиотека IEEE для проектирования цифровых устройств

Библиотека состоит более чем из десятка пакетов и предназначена для логического моделирования и синтеза цифровых устройств. Фундамент языка VHDL представляет собой пакет STANDART, в котором определены операции языка, основные типы данных и функции. Фактическим стандартом стал пакет Std_Logic_1164, пакеты Numeric_std и Numeric_bit были утверждены в качестве стандарта для упрощения проектирования устройств, использующих арифметические операции. Функции этих пакетов перегружают (замещают при вызове) ряд стандартных операций и функций над целыми числами, а также одноименные операции и функции более ранних пакетов Std_Logic_arith (Std_Logic_signed Std_Logic_unsigned), предназначенных для тех же целей. Функции перечисленных пакетов поддерживаются всеми синтезаторами и наиболее оптимально отображаются в аппаратуре.

Пакет Std_Logic_1164 и многозначная логика

Многозначная логика реализована в стандартной библиотеке IEEE STD_LOGIC_1164. В соответствии с ней скалярный сигнал может принимать одно из 9 значений:

U- неинициализированное значение; X- сильное неизвестное (0 или 1); 0, 1 - сильное значение;

Z- высокий импеданс (состояние отключения от источника сигнала); L, H - слабые значения (0 и 1);

W- слабое неизвестное (0 или 1); _ - безразличное значение.

L, H, W используются для моделирования ряда эффектов в МОП - схемах, это слабые значения токов и небольшие значения зарядов в емкостях, по сравнению с сильными значениями, которые по умолчанию формируются выходами стандартных микросхем (они имеют усилительный выходной каскад). Например значение Н принимает выходной сигнал pull-up резистора или схемы с открытым коллектором, а значение L- сигнал на открытом эмиттере.

Значение U назначается всем сигналам в начальный момент моделирования (t=0). Cохранение сигналом значения U в процессе моделирования, означает, что этот сигнал так и не смог получить конкретное значение в процессе работы схемы, т.е. – ошибку проектирования. Появление значения Х в процессе моделирования демонстрирует ошибочную ситуацию, в результате которой невозможно в общем случае предсказать конкретное значение сигнала. Например, подача на входы элемента комбинации сигналов не предусмотренной логикой его работы.

Безразличное значение может использоваться при описании таблиц переходов не полностью определенных автоматов и при минимизации заменяться на «0» или «1». Однако не многие синтезаторы поддерживают такую возможность. Если же подавать такие значения на входы элементов, то это будет приводит к неопределенности их состояния.

В библиотеке существует два вида логики: logic и ulogic.

Ulogic - не разрешаемая логика, в ней не разрешены монтажные соединения элементов. Logic - разрешаемая логика. Для нее возможны функции разрешения для определения значений

результирующих сигналов в монтажных соединениях. Типичным примером является общая шина, по которой могут передаваться данные от нескольких источников – подключенных к шине устройств. С точки зрения VHDL это означает, что одному и тому же сигналу (например, шине) значения назначаются несколькими параллельными процессами (моделями разных устройств). Каждый скалярный сигнал VHDL хранится в виде вектора переменной длины. Длина вектора равняется количеству процессов, которые параллельно могут назначать значения сигналу(рис.?).

38