VTIT_1-42

1)Типыцифровых устройств…

Эти устройстваработают на2х уровнях напряжения 0и 1. Все уст-вадолжныиметь схемы(логические элементы) где информацияхранится,преобразуетсяи направляется. 2типа схем:а) преобразования без учетапредыдущегосостояния (сумматоры,шифраторыи дешифраторы,мультиплексорыи демультиплексоры), б)запоминающие, преобразующие с учетом предыдущего состояния(триггеры, счетчики, регистры)Все цифровые устройства делятся на2 большихкласса: КЦУ и конечные автоматы.

2) Комбинационныециф. уст-ва.Шифратор иДешифратор.

КЦУ это устройства не содержащие всвоей структуре обратной связи, т.о. вкаждыймомент времени состояние выходов такого уст-вазависит только от входного воздействия. КЦУ служит дляпреобразования информации и коммутации. К кодопреобразующим КЦУ относятсяшифратор, дешифратор,различные типыкодопреобразователей,коммутационные КЦУ:(де)мультиплексор.СинтезКЦУ начинается стехническогозадания(определениефункционирования), по заданию записываютсятаблицыфункционированияи при необходимости логические уравнения,описывающие уравнения устройства. Длякодопреобразователя синтезпроизводится аналогичнорассмотренным устройствам( составляется таблицапереключений,для каждого выходазаписывается логическое ур-ние относительно входов). Дешифратор это уст-во,позволяющее определить направление по поступившему навходы адресу. В Каждый момент времени активный уровень может появитьсятольконаодном выходе дешифратора, при этоминдекс выходасовпадает сдвоичным кодом пришедшего навходыадреса. M<=2Nгде N-входы, М-выходы. Шифратор это уст-во, определяющее адрес направления, по которомупоступилзапрос. ВКаждый момент времени активный уровень м.б. только на одном входе уст-ва. При этом навыходахпоявляется двоичное отображение адреса, совпадающее синдексом входе. М<=log(2)N.

3) Комбинационныециф. уст-ва,де(мультиплексор).

КЦУ это устройства не содержащие всвоей структуре обратной связи, т.о. вкаждыймомент времени состояние выходов такого уст-вазависит только от входного воздействия. КЦУ служит дляпреобразования информации и коммутации. К кодопреобразующим КЦУ относятсяшифратор, дешифратор,различные типыкодопреобразователей,коммутационные КЦУ:(де)мультиплексор.СинтезКЦУ начинается стехническогозадания(определениефункционирования), позаданию записываютсятаблицыфункционированияи при необходимости логические уравнения,описывающие уравнения устройства. Для любогокодопреобразовtателя синтезможет производится аналогичнорассмотренным устройствам( составляетсятаблицапереключений,для каждого выходазаписывается логическое уравнение относительно входов) Мультиплексор,это уст-во, соединяющее сединственным выходом тот извходовданных, адрескоторого указан на адресных входах. Если мы хотим на выходе собрать инфу со всех каналов:по каналуинфаидет счастотой f, а внашем случае будет 2f*М.M<=2^N. Демультиплексор это уст-во, распределяющееинфусединственного входа натот из выходов, адрескоторого указан навходах.

4) Комбинационныециф. уст-ва. Сумматор

Сумматор,это уст-во, позволяющее получить арифметическуюсумму2хчисел, представленных вдвоичном коде. Слагаемые,представленные вдвоичнойформе, должныиметь одинаковуюразрядность. Сумматор нулевого разряда будет иметь 2 входа. Сумматорi-горазряда: разрядные входи выход суммывнешние выводы устройства.Соединение одноразрядных сумматоров вмногоразрядный производится по входам-выходам переноса. Одноразрядный сумматор имеет три входа( дваслагаемыхи переносихпредыдущего разряда)и двавыхода( суммыи переноса вследующий разряд)

5) Конечныеавтоматы,типыконечныхавтоматов.

КА это уст-ва,содержащие всвоей структуре обратные связи. Одна степень обратной связи позволяет хранить информацию– это связь внутри простейшей ячейки. Вторая степень обратной связипозволяет преобразовывать информацию.В каждый момент времени состояние выходаавтоматазависит не только от входноговоздействия,нои от состояния выходов впредыдущий момент времени. КАслужат для храненияинформации,ее преобразований с учетом предыдущего состояния. К КА относятся:триггерыи все схемыпостроенные наоснове триггерныхячеек( счетчики и регистры).

6) Простейший КА.

Простейшим КА явл. триггер. Триггер – конечный автомат,имеющий дваустойчивыхсостояния–«0»и «1».Простейшие триггерные ячейки – T-триггер и асинхронный RSтриггер.Переключательный триггер(Т-триггер) имеет единственный вход и единственный выход. Состояние выходаменяетсянапротивоположное накаждый фронт входного импульса.

Для хранения Т-триггер не годится. Храненияинфо производится втриггерах установочноготипа. Простейшей ячейкой установочного типаявл. асинхронныйRSтриггер. Такой триггеримеет 2установочных входа: входустановки единицы S(set) и входустановки нуляR(reset) и 2выхода:прямой и инверсный. Установочным состояние триггерасчитается состояние прямоговыхода, подтвержденное своей инверсией. Установочный уровень одинаковдля обоих входови зависит только от внутренней структурытриггера. Действительно, т.к. элемент И-НЕ управляется нулями,подача «0» навходы Rи Sприводитк хранениюпредыдущей информациис помощьюобратных связей.:- васинхронном RSтриггере вкаждый момент времени воздействие возможнотолько на одинвход;- установкасостояния происходит с задержкой tзтг= 2tзэл;- минимальная длительностьимпульсавоздействия t и min= tзтг.

7)ФункционированиеD-триггера с динамическимсинхровходом.

D-триггер служит для записи и храненияинформации.Установка сигналавтакой схеме происходит с задержкой на инверторе, отсюдаи название триггера- D,от словаdelay– задержка. Имеет 3 группы входов: а) информационный вход D определяет видинформации, записываемой втриггер ( 0или 1), б) вход синхронизации С- определяет время записи информации втриггер, в) асинхронные установочные входы Sи R-позволяют производить начальную установку триггера. Функционирование: основнаязапоминающая ячейкана элементах 5и 6, к ним подходят установочные входы R=1 S=1(мыничего не подаем). Представим,что наQ=0,Q(счертой)=1,вэтовремясигнал от С=0, на Dпришла 1если С=0,то эл-ты 2и 3равны 1,следовательноосновная ячейувв режиме хранения ( засчет обратной связи),элемент 1 находится в0, аэл-т 4нах.в1. Далее поступает фронт синхроимпульсаи С становится 1,следует чтоэл-т 3 станет 0(на выходе),основнаяячейкастановится1:Q=1,Q( с чертой)=0.Выход эл-та3поддерживает в1 эл-ты2и 4, поэтомусхема не зависит от изменения D.Фиксация информации навходеDпроизводится только вмомент подачи синхроимпульса,то есть только нафронте.

8) Типытриггеров, назначениевходов.Смвопросывыше

jk триггер -имеет дваинформациооных входа!Обадолжны быть синхронизированны. Инфовходыработают подобно RS входам. Другое название универсальный тирггер(включает свойства установочногои переключательного) неимеет запрещенных комбинаций.

9) Счетчики, классификация по порядкусчета.

Счетчики этоуст-вадля подсчета синхроимпульса. Основапостроения– триггерыпереключательного типа. Счетчики можноклассифицировать По порядкусчета:

- суммирующие (каждое последующее состояние наединицубольше предыдущего,накаждый синхроимпульстриггер меняет свое значение если подать 1,чтобыпоменять первый разряд нужно накопить ед. нанулевом разрядеё6второй разрядменяется когдана1оми на2ом разрядах 1);вычитающие (каждое последующее состояние наединицуменьше предыдущего, следующий разрядпереключаетсякогдаисчерпывается младший разряд);реверсивные(при подаче управляющегосигнала(1) функционируют как вычитающие,при снятии управления,как суммирующие). Граф переключений:000-001-010-011-100-101-110-111-000…

10) Счетчики, классификация поспособусинхронизацииикоэф счета.

Счетчики этоуст-вадля подсчета синхроимпульса. Основапостроения– триггерыпереключательного типа. Поспособу подачи синхроимпульсовнаразрядные триггеры: асинхронные (синхроимпульсподается накаждый последующий триггер с выходапредыдущего разряда);синхронные (синхроимпульс подаетсяодновременно навсе триггерыс единого входасинхронизации,а обратные связи устанавливаются свыходов наинформационные входы). По коэффициентусчетаK(количествувозможныхсостояний вцикле счета): двоичные (K=2n , где n – количество разрядных триггеров);недвоичные (K<2n).

11) Принцип построениясинхронныхсчетчиков…

Если строимКА,то нашазадачапостроить связь между выходамии информационными входами триггеровтак,чтобы при подаче очередногосинхроимпульсасовершился нужный переходсостояний. Для этого строится таблицапереходов и наее основании таблицавоздействия на входы. Затем для каждого входапрописываются связи, относительно предыдущих состояний выхода.

12) Регистры. Классификация

Регистры– устройства дляхранения, либодля сдвигаинформации. Соответственно,функционально регистрымогут быть параллельными, либо последовательными.

14) Параллельныерегистры.

Регистры– устройства дляхранения, либодля сдвигаинформации.В них все триггерыподключаются к разрядам шиныи информациязаписывается вниходновременно,по приходусинхроимпульса, аналогичнои для считывания.Бывают регистрызащелки и буферные регистры.

Регистры защелки:

в момент поступлениясинхроимпульса,состояние шины Dпередается шине Q.Синхроимпульсывэтом случае не следуют вобщем потоке, авырабатываются как отдельные управляющие сигналы. Пример, разделения общей внешней шинынашину адресаи шину данных внутри микро процессорной системы. Защелки используютсядля разделенияшин.

Буферныерегистры:

Если наодной шине подключено множестворегистров, используются буферные регистры.Всегда запись происходит в момент приходасинхроимпульса

С1=1+SYNC - условие записи

C2=1 – условие считывания

13) Последовательныерегистры, принципы построенияифункционирования: осуществляют сдвигинформации

Данные идут по одномупроводу(однопроводнаясхема)

Запись информации – нафронте синхроимпульса. Если задержка триггерасравнима сдлительностьюфронтасинхроимпульса, информацияна одном такте может переписаться внесколько триггеров одновременно,во избежание такой ситуациимежду триггерами ставятся линии задержкиили триггер строитсяпо

двухтактной схеме:Поспадусинхроимпульсаинформация выходит изтриггера.

Графикработы

Где крестик:на входе единица

ИзначальноDATAпринимает импульс

Времязадержки – время синхроимпульса.

Сдвиг влево (числоувеличивается)

Если двигать от старшего к младшему– то будет сдвиг вправо.

Должны быть регистры,которые приведут информациюиз последовательного вида впараллельный и наоборот.

15) Структуры регистровс различнымиспособами записиисчитывания.

Поспособузаписи/считываниясуществуют послед-парал регистрыи наоборот.

Параллельно-последовательныерегистры

N – шина, покоторой идет информация

В момент SYNCрегистр записывает состояние N+ при условии чтоena=1

D(i)=N(i)*enaпервыймомент времени. После записи мыпроталкиваеминформацию, тогда D(i)=N(i)*enaVQ(i-1)* ena. Следующая запись будет через13тактов,подачасигналов“ena”=1 регулирует счетчик.

Последовательно-параллельныерегистры

C2=1,тогдамысчитываем информацию. МЫ читаем информацию сцельюзаписать впарал. регистр когдаподается синхроимпульс. Чтобыверно считать информациюмы ставимбуфер чтения(онзапрещает сдвигинформации),при С2=1 «ena” д.б. равна0(подачарегулируется счетчиком.

16) Регистровыефайлы. Принциппостроения.Устройства,вкоторых используются.

Любое оборудование,построенное намногоразрядныхячейках можно назвать регистровым файлом, если аппаратно устанавливается регламент обращения длязаписи и чтения любой ячейки. (ячейка – буферно-параллельный регистр). Управление по записии считыванию сячеек строитсяс использованием счетчикови управляющихКЦУ. Устройства построенные наоснове регистровыхфайлов:LIFO– стэк память, это память временного храненияинформации, кто последний пришел – первый вышел),

память FIFO. Должен быть REV-счетчик, определяющий число читаемых ячеек (запрет), вкотором не былозаписи. Для стекаподключаем буферы запись/чтение. Счетчик физически не связансовходами разрешающими запись/чтение, а только отмечает адрестекущий верхнего регистра.

17) устройства памяти.Общаяклассификация.

Все устройствапамяти относительно процессорной системым.б. внешними и внутренними. Мыбудем смотреть внутреннюю:онам.б. адресной памятью,памятьюспоследовательным доступом или сассоциативной памятью.В адресной памяти обращение к ячейкам накопителя может производитьсяполюбому выставленномунашине адресу вне зависимости от адресапредыдущегообращения.В памяти с последовательным доступом обращение к ячейкам накопителя происходит встрогоопределенном порядке,регламентируемом счетчиком.В ассоциативной памяти каждая ячейкасодержитинформацию, скопированнуюизосновной памяти,т.е. этаинформацияимеет 2 адреса:адрес основной памяти, адрес собственно вассоциативной.По адресу в основной памяти определяется наличие информации в дополнительной (этот адрестакже хранится вассоциативной памяти),это КЭШ память.

18) Памятьс последовательнымдоступом

В памяти споследовательным доступом обращение к ячейкамнакопителя происходит встрого определенномпорядке, регламентируемом счетчиком.Построенапо принципу регистровых файлов. Регистровый файлимеет структуру, построеннуюнамногоразрядныхячейках(парал. буферныхрегистрах). Управление по записи и считываниюс ячеек строится сиспользованием счетчикови управляющихКЦУ.Для того,чтобыне считать больше записанного применяется реверсивный счетчик.Стек представляет собой регистр сдвига,ячейками которого являются параллельные регистры. Для просмотрадоступентолько первый регистр (нулевой разряд регистрасдвига),адрескоторого накаждом такте меняется,обращение регламентируетсяспомощьюреверсивного счетчика. При включении rev,идет запись. Информация продвигается от D(i)к D(i+1)

19) Адресная память.Принцип построениястатическихОЗУ.

Адреснаяпамятьоснована наразмещении данныхвпамяти по адресам хранения, вкачестве которых служат номера ячеек.Кодадресаоднозначно определяет номераячеек, вкоторых находитсятребуемаяинформация. Пример ROM, RAM: DRAM, SRAM(динамическая, статическая память)

Структура SRAM:

CSвход выборкикристалла,W/R – запись/чтение,поN адресным линияммыможем определить однуиздвух ячеек матрицы.N=K/2

Все входы“S” и“R” объединеныдля одной матрицы. К одной матрице подходит одналиния данных. (т.к вкаждый момент времени мыможем активировать только одну ячейку).

Подключение линии данных

«0» - входактивенпонулю

Если активенбуфер чтения, то мыподключаем ячейкук внутренней линии и мыподкл. ее к внешней линии.ВходCS– вход адресной области. Если выбор входа CSпроизводится по старшим адресным линиям, этостроничнаяорганизация, если по младшим – банковаяорганизация. Предположим: общее пространство памяти 4К,а емкость схемы1К, тогда обращение к схеме производитсяпо 10 адресным линиям (т.к. 1 кбайт=1024 бит=2^10), ачтение по12 линиям (2^12) для банковой: надешифратор длянаправления наCSидет A0A1, с А2на А11– насхему,А11А10 – на CS. – номер дома схема– номер квартиры.

20) адреснаяпамять.Общиепринципы построения динамическихОЗУ.

Адреснаяпамятьоснована наразмещении данныхвпамяти по адресам хранения, вкачестве которых служат номера ячеек.Кодадресаоднозначно определяет номераячеек, вкоторых находитсятребуемаяинформация. Пример ROM, RAM: DRAM, SRAM(динамическая, статическаяпамять)

Ячейками накопителяявл: увеличенные емкости, затвористок полевых транзисторов.

Емкость мгновенно отработать не может. Активизацияячейки по строкеи столбцупроизводится в 2этапа. Для этого шинаадресамультиплексируется. Четные линии несут адресстроки, нечетные адресстолбца.

Ко времени поступления нуля навходRAS, входмультиплекс.ADR внуле, навходах схемыадрес строки. По срезу (нулев.фронту) импульсана вхRAS, адрес записывается в регистре защелки адресастроки. Выходыэтого регистра соединены сдешифратором убирающем строку. Выбранная строкапереписывается врегистр (при этом емкости разрешаются).

Единицапоступилапо линии задержки, на входахADR появляютсяединицы, наадресных входах схемыпоявляется адресстолбца,через время 2t навход CASпоступает срез импульса,при этом адрес столбца запишется врегистр защелку адресастолбца, выходыэтого регистрасоединеныс мультиплексором,позволяющим определить ячейкуврегистре

строки. После обмена сшиной данных состояние регистра возвращается вемкости, т.е. до времени 5t – восстановление информации. 5t – конец обращения, т.еRAS=1. Регенерация – поддержание емкости в рабочем состоянии.

21) адреснаяпамять. ПЗУ. Общаяклассификация.

Адреснаяпамятьоснована наразмещении данныхвпамяти по адресам хранения, вкачестве которых служат номера ячеек.Кодадресаоднозначно определяет номераячеек, вкоторых находитсятребуемаяинформация. Пример ROM, RAM: DRAM, SRAM(динамическая, статическая память).

Пользователь восновном только читает. По конструкции матриц накопителяможно разделить ПЗУ на2класса:

1)Имеет матрицунакопителя надиодах:ROM,PROM(репрограммируемые ПЗУ)

По адресувыбираем строку

если с завода вячейке «1», то диодесть,если 0то наоборот.

2)EPROM:предполагалось стираниеинформации ультрафиолетовыми лучами. (со всех ячеек сразу).Теперь EPROMотноситсяк схемам сисп. плавающегозатвора.

Электрическое стирание информации этоEEPROM. Как правило это двойной затвор. При электрическом стирании есть возможность стирания информации частями.

24) Общаяклассификациякристалловпрограммируемойлогики

Кристалл-программи́руемаялоги́ческаяинтегра́льнаясхе, используемая́ для создания цифровыхинтегральных схем.CPLD– комплексные программируемые логические устройстваFPGA–программируемые пользователем вентильные матрицы. Любая логическая схемаимеет внутреннюю и внешнюю часть. Схемаустройства строится во внутренней части. Во внешней части находятся контактные площадкии все адаптирующие элементы. Любаявнутренняя часть для любого типасостоитиз логическихблоков, определенным образом соединенныхмежду собой. При рассмотрении классакристалланеобходимо рассматривать структурулогического блока,системумежсоединений и строение памяти конфигураций.

25) ПЛМи ПМЛ.Простые программируемые логические устройства.

Предположим что необходимосинтезировать устройство, описанного следующей системой уравнений:

У этогоустройстваесть три входаи три выхода.Решение такой системы возможно сиспользованием двух типовматриц: умноженияили сложения. Результат первичного действия«*»- терма. M*t*n –параметрыматричных устройств (количество входов, термов, выходов).вход 1– ток с линии терма уходит навыход(к след. Матрице) 0– ток с линии терма уходит навход. МатрицаИ всегдаполнодоступна,т.е. каждый входпотенциально доступенкаждомутерму. МатрицаэлементовИЛИможет бытькак полнодоступной, таки не полнодоступной. В неполнодоступной каждому выходу доступналишь определенное количество термов. В случае полнодоступнойматрицы устройство– программируемая логическая матрица ,В другом же– программируемая матричная логика. 12*64*16ПЛМ- в каждый выход доступн64терма,ПМЛ-4

26 Общаяструктура CPLD

Внутреняя часть CPLD представленалогическими блоками, объединенные спомощьюпрограммной матрицы соединений.

ЛБ блоки от 2 до 16

Каждый логич. блокимеет структуруПМЛ спараметрами 36*80*16, он состоит из16макро ячеек,вкоторые наодин выход включены 5термов.

КаждомутермулюбогоЛБ доступны36общихлиний программируемой матрицысоединений.

Для увеличенияколичества сомнОжителей инверсный выходкаждого 5-оготермамакроячейки доступенвсем термам своегологического блока, т.е. появл. внутри ЛБеще 16внутренних соединений. Такое устройство называется разделяемый логический расширитель.

Существует возможность включения до 20термов наодинэлемент «или»каскадно,т.е можем включить вместе до 4 макроячеек, вкаждой по 5термов.

27) Макроячейка.

Каждаяячейкавключает всебя одинтриггер(дляхраненияпредыдущего состояния функции),т.е наоснове CPLDдаже самого крупного невозможно построить устройство имеющие более 256триггеров.Для увеличенияколичества сомнОжителей инверсный выходкаждого 5-ого термамакроячейки доступенвсем термам своего логического блока, т.е. появл. внутри ЛБеще 16внутреннихсоединений.Такое устройствоназывается разделяемый логический расширитель. Спомощьюпараллельного расширителяобъединяются 4макроячейки то есть подключение до20ти термовна одинИЛИ. Подключение термовк ИЛИпроисходит спомощьюматрицыраспределения термов.ВыходыМЯ могут подключаться к выходным элементам, идущим во внеш. часть:или включается вПМС:ПМС строитсяпоструктуре ПЛМ,т.е. появляется возможность связи любых макроячеек друг с другом.

26) принципы построениявентильныхматриц(GA).

Вентиль – простейший базовый логический элемент И-НЕ илиИЛИ-НЕ. Эквивал. Вентиль – токоличество переходов,из которыхможно составить базовый логический элемент.

Внутренняячасть такогокристаллапредставляет собой матрицу логических блоков.

ЛБ для простейшихсхем вентильныхматриц – это выделенноепространство переходовна основе которых строится узел схемы.

ЛБ объединяются между собой черезлинии каналов.

В первыхвариантахвентильныхматрицпытались внедрить безканальную структуру, т.е. соедин. логич. блоковчерез свободные переходына границах блоков. Однакотакая структура не выносит работу навысоких частотах.каналытакже служат дляотводатепла.

28)Структура логических блоков FPGA. СтруктураЛБразличается по зернистости. Существует мелкозернистые структуры(наоснове транзисторныхпар или логический вентилей),структуры среднего зерна(основауправляемые мультиплексоры) и крупнозернистые. Блоки крупного зерна строятся наоснове запоминающих устройствLUT. СтандартнаяLUT имеет 16ячеек, 4 входа.

Основные недостатки первых 2хпоколений это неопределенность задержки наканалахи жесткость конструкции ЛБ.

29) Система межсоединений.

В первыхструктурах системасоединений былабезканальная,ЛБ соединялись черезграничные переходы, в последующихпоколениях появились каналымежду ЛБ. Затем блоки стали делить наподблоки( макроячейки)которые объединялись междусобой черезлокальнуюматрицусоединений,а ЛБчерезглобальную. Локальная матрица соединений использует принцип ПМС вCPLD.

30) Памятьконфигурации FPGA.

Памятьконфигурации построенанатриггерх. Память конфигурации на основеSRAMможет быть распределенной и выделенной. Выделенная память это встроенные блоки памяти LUT( память которая работает по табл истинности).Распределенная память это триггеры всоставе ЛБзапоминающий предыдущее состояние схемыи триггеры хранящие сведения о соединении наканалах. Черезтран-тор 1записываем инфовтриггер, дальше триггер управляет тр-ром 2,если втриггере 1то (.)коммутации есть. CPLD:Память конфигураций построена наосновеEEPROM(память распределенная энергонезависимая).

31) Основные различиякристаллов.

Принципиальные различия заключаются втом,что вCPLD содержатся укрупненные ЛБ наоснове элементов 2И-НЕ, 2ИЛИ-НЕ, ав FPGA в структуре содержатся более компактные ЛБ на основе таблицыистинности,количество ячеек FPGA превышает кол-во ячеек в CPLDна 1-2порядка. Алгоритмыпрограммирования интегральных схем заключается в переносе конфигурацииматрицы соединения напамятьинтегральной схемы. CPLD содержит энергонезависимую память,поэтомупри старте системыее не надокаждый раззагружать,она сохраняется, ав FPGAпри включении каждый раз надозаново загружать конфигурацию.

32) Структурыкристаллов последних поколений.

В схемах 4го и 5го(FPGA) поколений ЛБобъединяютсявмегаблоки. Кроме ЛБв составмагеблока входят встроенные блоки памяти существенно больше емкости( не 2К, а 16К), схема быстрого умножителя 16на16и блок управления частотой, вкотором кроме измененияфазыосновной частотыесть возможность умноженияи деления основной частоты, атак же изменениефазыполученной частоты. ЛБ втакой системе условно разделился на 2части «правую»и «левую», в левой таблицы(LUT), вправойкомбинаторная логика объединенная с помощьюканаловтолько для мегаблоков.

33) ПротоколJTAG. Структура ТАР

Протокол нужен для проверки(тестирования) схем. ТАР( порт тестирования,черезкоторый информация передается на плату(схему,которуюмытестируем)) состоит из2х основных частей:контролера, сдвиговые регистры,состоящие из ячеек граничногосканирования (BSC),расположенных во внешней области кристалла. Контролер это КА на 16состояний переключения изодного состоянияв другое зависимо от выбора режима. 1ый связь ячейки с внутренней частью, 2ойсвязь ячейки сконтактной площадкой, 3ий это и тои другое.

34) ПротоколJTAG. Режимыработыячейки.

Протокол нужен для проверки схем. 1ый режим-режим считывания конфигурации или программирования,2ой-чтение соединений наплате( соединение сконтактной площадкой),3ий-проверкафункционирования платы. Ячейка состоит из 2х триггеров.Первая ячейкасвязана сконтактной площадкой, запись всегдапроизводитсявпервую ячейку,а затем сдвигаетсяв следующие. C1осуществляет сдвигвn-уюячейку,от с2синхроимпульспозволяет фиксировать инф-циюв триггере Т2и затем вывести навыход.

35) Общаяструктура микропроцессорнойсистемы

Все в блоки всистеме д.б. связанныпроводами. ША(шинаадреса) – однонаправленна, нанее процессор вставляет адрес устройстввпространстве памяти или впространстве ввода-вывода скоторыми долженпроизводится обмен. Обменпроизводится по ШД(шина данных) (если ОЗУ,томыможеми писатьи читать, аесли ПЗУто только читать)

ША и ШД группапроводников, накоторых записывается число параллельным способом. ШУ(шинауправления)состоит изотдельныхпроводов(пример:прерывание внешнихисточников, запросна захват шины)

контроллер винчестера выдаст запросHOLDна захват шины,HLDAответ,разрешение назахват шины)

1)Основной блок :CPU– Блок центрального процессора

2)I/O– блок ввода-вывода

3)MEM – блок памяти (хранятсяи кодыи данные)