Основы jtag Boundary Scan архитектуры
Исторически большинство печатных плат тестировались с использованием аппаратуры, непосредственно подключаемой к проверяемым цепям с помощью различных приспособлений (в частности, «щупов»). Однако современные достижения в области микроэлектроники ставят перед производителями несколько проблем: высокотехнологичные микропроцессорные и специализированные устройства имеют огромное число контрольных точек, причем большая их часть находится непосредственно в корпусе микросхемы, а устройства для их проверки необходимо изготавливать узко специализированными, что непомерно дорого.
В 1985 году группа европейских компаний сформировала специальную организацию, занимающуюся вопросами тестирования - JETAG (Joint European Test Action Group), призванную решить эту проблему. Ее целю было создание единой аппаратной базы тестинга, контролируемой программным образом, исключающей применение сложной и дорогой специализированной аппаратуры тестирования. В 1988 году произошло дальнейшее развитие организации, превратившейся в JTAG (Joint Test Action Group). Результатом ее работы стало принятие в 1991 году Institute of Electrical and Electronic Engineers (IEEE) стандарта IEEE 1149.1, известного как стандарт Test Access Port and Boundary Scan Architecture.
АрхитектураBoundaryScan
Архитектура Boundary Scan позволяет проводить полное тестирование и обзор компонентов, совместимых со спецификацией JTAG, без использования специальных устройств, подключаемых к плате. Контроль и диагностика осуществляются программным путем, так как каждое устройство (микросхема) снабжены собственными схемами тестирования, выдающими результат внутренней проверки через стандартные шины.
Рис. 1 Входные и выходные структуры для Boundary Scan устройств.
На рис.1 изображена возможная структура для входных и выходных ножек JTAG – совместимых устройств. Во время стандартных операций boundary – соты не активны и данные проходят обычным образом через элемент. Во время режима тестирования все входные сигналы сохраняются для анализа, а все выходные сигналы устанавливаются таким образом, чтобы организовать процесс тестирования для последующих устройств. Функционирование таких сканирующих сот контролируется через Test Acsess Port (TAP) контроллер с использованием регистра инструкций, как показано на рис.2.
Рис.
2. Устройство (микросхема), поддерживающая
Boundary
Scan.
ТАР – контроллер – это устройство (может находиться в одном из 16 состояний), контролирующее операции связанных архитектурой Boundary Scan сот. Основные операции контролируются через четыре вывода: Test Clock (TCK) – частота синхронизации теста, Test Mode Select (TMS) – выбор режима тестирования, Test Data In (TDI) – вход тестовых данных, и Test Data Out (TDO) – выход тестовых данных.
Входы TCK и TMS определяют переходы ТАР – контроллера в различные состояния. Выводы TDI и TDO определяют тестовые данные для сканируемой цепочки. Еще может использоваться пятый вывод, TRST, для асинхронного сброса ТАР – контроллера.