4.4 Код на vhdl

Код схемы для формирования импульсов с задержкой представлен на рисунке 43.

Рисунок 43 – Код на VHDL

Код написан аналогичным образом, что и для предыдущих схем

4.5 Схема из rtl viewer

Схема из RTL viewer представлена на рисунке 44

Рисунок 44 – Схема из RTL viewer.

4.6 Моделирование кода на vhdl

На рисунках 45, 46, 47, 48 представлены результаты моделирования в режиме Timing.

Рисунок 45 – Моделирование схемы, режим Timing, часть 1

Рисунок 46 – Моделирование схемы, режим Timing, часть 2

Рисунок 47 – Моделирование схемы, режим Timing, часть 3

Рисунок 48 – Моделирование схемы, режим Timing, часть 4

На рисунках 49, 50, 51, 52 представлены результаты моделирования в режиме Functional.

Рисунок 49 – Моделирование схемы, режим Functional, часть 1

Рисунок 50 – Моделирование схемы, режим Functional, часть 2

Рисунок 51 – Моделирование схемы, режим Functional, часть 3

Рисунок 52 – Моделирование схемы, режим Functional, часть 4

Результаты моделирования в Functional и Timing аналогичны и соответствуют ожидаемым – значит схема собрана правильно.

5. Заключение

В ходе выполнения лабораторной работы были решены поставленные задачи: собран асинхронный, суммирующий счетчик с модулем счета равным 21 на D триггерах, синхронный, вычитающий счетчик с убывающим фронтом, асинхронным сбросом, и модулем счета равным 26. Помимо этого был собран делитель частоты с частотой выходного сигнала равным 1785714 Гц и схема для формирования задержки 520 нс. Для каждой схемы проведено моделирование и написан код на языке VHDL (для кода также проведено моделирование). Результаты моделирования синхронного и асинхронного счетчиков были проверены по составленным ранее функциональным таблицам, а схемы делителя частоты и схемы для формирования импульсов с заданной частотой проверялись по выполненным ранее расчетам. Все результаты соответствуют ожидаемым, это означает, что работа выполнена верно.