Среднее Заочное отделение / 4 семестр / Цифровые и микропроцессорные устройства / Методические указания и задания к курсовому проекту (ЦиМПУ)
.pdfТаблица 2.1 – Исходные данные для проектирования устройства суммирования двоичных чисел
Номер |
Значение числа A |
Значение |
Серии |
|
|
числа B |
К пер |
||||
варианта |
(P=16) |
микросхем |
|||
(P=16) |
|
||||
|
|
|
|
||
2.1 |
B |
E |
1594, 5564 |
9 |
|
2.2 |
D |
B |
1554, 1564 |
11 |
|
2.3 |
E |
A |
1594, 5564 |
12 |
|
2.4 |
C |
9 |
1554, 1564 |
13 |
|
2.5 |
D |
C |
1594, 5564 |
14 |
|
2.6 |
E |
B |
1554, 1564 |
15 |
|
2.7 |
A |
E |
1594, 5564 |
12 |
Описать работу принципиальной электрической схемы устройства суммирования в течение одного периода сигнала синхронизации UC при суммировании заданных в таблице 2.1 чисел A и B.
2.3 Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом
Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор, который используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, код «с избытком 3» и в ряде других операций [7, 8, 9].
Суммирование многоразрядных двоичных чисел производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел ai, bi и переноса из соседнего младшего разряда ci, образуя на выходах значение суммы Si и переноса в старший разряд Ci+1.
21
УГО одноразрядного двоичного сумматора представляет собой прямоугольник с аббревиатурой SM (от англ. Summator) во внутреннем поле (рисунок 2.3).
a b c
i i i
|
SM |
|
|
A |
S |
S |
i |
|
|
|
|
B |
|
|
|
CI |
CO |
C |
i+1 |
|
|
|
Рисунок 2.3 – Условное графическое обозначение одноразрядного сумматора
В |
таблице |
2.2 |
|
приведена |
таблица |
истинности |
|
одноразрядного сумматора. |
|
|
|
||||
Таблица 2.2 – Таблица истинности одноразрядного сумматора |
|||||||
|
|
|
|
|
|
|
|
ai |
|
|
bi |
|
ci |
Si |
Ci+1 |
0 |
|
|
0 |
|
0 |
0 |
0 |
0 |
|
|
0 |
|
1 |
1 |
0 |
0 |
|
|
1 |
|
0 |
1 |
0 |
0 |
|
|
1 |
|
1 |
0 |
1 |
1 |
|
|
0 |
|
0 |
1 |
0 |
1 |
|
|
0 |
|
1 |
0 |
1 |
1 |
|
|
1 |
|
0 |
0 |
1 |
1 |
|
|
1 |
|
1 |
1 |
1 |
Логические функции для выходов Si и Ci+1 одноразрядного сумматора, записанные в СДНФ по данным таблицы 2.2, после минимизации имеют вид:
= ̅ ̅ |
̅ |
̅ |
̅ |
̅ |
=( |
) |
; (2.1) |
+1 = ̅ |
|
̅ |
̅ |
= |
|
|
. (2.2) |
22
Как следует из выражения (2.1), функцию Si удобно реализовать с помощью двух логических элементов «Исключающее ИЛИ», которые часто называют полусумматорами. Функциональная схема одноразрядного сумматора на основе двух полусумматоров и дизъюнктора показана на рисунке 2.4.
a
b
c
i
i
i
HS |
P |
A |
S |
|
G |
B |
CO |
i
i
|
HS |
|
|
A |
S |
S |
i |
|
|
|
|
|
|
1 |
|
B |
CO |
C |
i+1 |
|
|
|
Рисунок 2.4 – Функциональная схема одноразрядного сумматора на основе двух полусумматоров
Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор. Функциональная схема четырехразрядного параллельного двоичного сумматора с последовательным переносом приведена на рисунке 2.5.
23
C a b
a b
a b
0 0 0
1 1
2 2
CI |
S |
|
S |
A |
|
|
|
B |
CO |
C |
1 |
|
|
|
|
|
SM |
|
|
CI |
S |
|
S |
A |
|
|
|
B |
CO |
C |
2 |
|
|
|
|
|
SM |
|
|
CI |
S |
|
S |
A |
|
|
|
B |
CO |
C |
3 |
|
|
|
0
1
2
a b
3 3
|
SM |
|
CI |
S |
S |
A |
|
|
B |
CO |
C |
3
4
Рисунок 2.5 – Функциональная схема четырехразрядного параллельного сумматора с последовательным переносом
В ее младшем разряде также используется полный одноразрядный сумматор. При этом наличие входа переноса C0 позволяет рассматривать схему как четырехразрядную секцию сумматора с большой разрядностью. Такая секция может быть реализована в виде микросхемы.
Существенным недостатком сумматоров с последовательным переносом является большая задержка (tзд.Cn) выходного переноса сигнала Cn в цепи переноса, связанная с его последовательным прохождением через все одноразрядные сумматоры, каждый из которых имеет задержку переноса tзд. с. В результате tзд.Cn = ntзд.c, а задержка образования n-го разряда суммы
tзд. Sn = tзд S + (n – 1) tзд.C, где tзд.S – задержка суммы одноразрядного сумматора. При числе разрядов n > 4…8 времена tзд.Sn, tзд.Cn оказываются весьма значительными, поэтому для повышения
24
быстродействия в сумматорах обычно применяют ускоренные
способы формирования переноса. |
|
||
Наиболее |
часто |
используется |
одновременное |
(параллельное) формирование переноса для нескольких разрядов. При этом вводятся вспомогательные функции
генерации переноса |
G |
i |
a |
i |
b |
i |
и распространения переноса |
|
|
|
|
|
Pi
a |
i |
|
bi
.
Тогда выражение (2.2) можно представить в
следующем виде:
Ci+1 Gi Pici . |
(2.3) |
Из выражения (2.3) следует, что сигнал переноса на выходе i-го разряда генерируется самим разрядом (Gi = 1) при ai = bi = 1 независимо от результата переноса из соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов. Однако если только один из сигналов ai, bi равен единице, то перенос в следующий разряд будет иметь место только при наличии переноса из предыдущего разряда (Pi = 1, ci = 1). В этом случае
P a b a |
b |
i |
a |
i |
b |
1. |
||
i |
i i |
i |
|
|
i |
|
||
Именно этот случай будет
реализован, если значения функций Gi, Pi снимать с выходов первого полусумматора схемы, показанной на рисунке 2.4.
Таким образом, сигналы переноса в каждом разряде формируются одновременно в соответствии с выражением (2.3):
C |
|
G |
0 |
P |
C |
; |
|
|
|
|
|
|
|
||
1 |
|
0 |
|
0 |
|
|
|
|
|
|
|
|
|||
C |
2 |
G |
1 |
P C |
1 |
G |
1 |
P G |
0 |
P P |
C |
. |
|||
|
|
|
1 |
|
|
1 |
1 |
0 |
0 |
|
|||||
В обобщенном виде получаем:
Ci+1 Gi PiG i 1 PiPi 1Gi 2 ... PiPi 1...P 2P1P 0C0. (2.4)
25
Для образования переносов C1, C2,…, Ci+1 необходимо предварительно получить функции Pi, Gi для каждого разряда. Как видно из выражения (2.4), сложность функций и, соответственно, схем формирования переноса Ci+1 быстро возрастает при увеличении числа разрядов i. Поэтому данный способ используется при i 4 .
Устройство, реализующее функции (2.4), называют схемой ускоренного переноса (СУП). На функциональных схемах его обозначают символом GRP.
Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом показана на рисунке 2.6.
|
|
|
SM |
|
|
|
|
|
|
GRP |
|
|
C 0 |
|
CI |
S |
|
|
S 0 |
|
CI |
|
|
|
|
|
P |
0 |
|
|
|
|
||||||
a 0 |
|
A |
P |
|
|
P |
|
|
|
|
||
|
|
|
|
|
0 |
|
|
|
||||
|
G |
0 |
|
|
|
1 |
||||||
|
|
|
|
|
|
|
|
|||||
b 0 |
|
B |
G |
|
|
G 0 |
C |
|||||
|
|
|
|
|
1 |
|
||||||
|
|
|
|
|
|
|||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
SM |
|
|
|
|
|
|
|
|
|
|
CI |
S |
|
|
S 1 |
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
||||
a 1 |
|
P |
1 |
|
|
C |
2 |
|||||
|
A |
P |
|
|
P 1 |
|||||||
|
|
|
|
|
2 |
|
||||||
|
G |
1 |
|
|
|
|||||||
b 1 |
|
B |
G |
|
|
G 1 |
|
|
|
|||
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|||||
2 |
|
|
SM |
|
|
|
|
|
|
|
3 |
|
|
CI |
S |
|
|
S 2 |
|
|
C |
||||
|
|
|
|
|
|
3 |
|
|||||
a 2 |
|
P |
2 |
|
|
|
||||||
|
A |
P |
|
|
P |
|
|
|
|
|||
|
|
|
|
|
2 |
|
|
|
||||
|
G |
2 |
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|||
b 2 |
|
B |
G |
|
|
G 2 |
|
|
|
|||
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|||||
3 |
|
|
SM |
|
|
|
|
|
|
|
|
|
|
CI |
S |
|
|
S 3 |
|
|
C 4 |
|
|||
|
|
|
|
|
|
|
||||||
a 3 |
|
P |
3 |
|
|
|
||||||
|
A |
P |
|
|
P 3 |
|
|
|
||||
|
|
|
|
|
|
|
|
|||||
|
G |
3 |
|
|
|
|
|
|||||
b 3 |
|
B |
G |
|
|
G 3 |
|
|
|
|||
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|||||
Рисунок 2.6 – Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом
26
На рисунке 2.6 изменено условное графическое обозначение одноразрядных сумматоров, так как от них выход переноса Ci+1 не требуется, достаточно одного выхода суммы S. Для реализации ускоренного переноса в одноразрядные сумматоры необходимо ввести дополнительные логические элементы для формирования сигналов Gi, Pi в соответствии с выражением
(2.3).
2.4 Методические указания по разработке разделов проекта к теме № 2
Логическую схему четырехразрядного двоичного сумматора с параллельным переносом (лист 1) постройте в базисе И-НЕ. Для этого на основании логических функций (2.1), (2.3) и (2.4) запишите логические функции для выходов суммы S0…S3 и переноса C1…C4 и преобразуйте их в базис И-НЕ. При этом для каждого сигнала переноса отдельно запишите выражения для сигналов генерации переноса G0…G3 и распространения переноса P0…P3. Логическую схему вычертите в формате A3 и выполните указания раздела 6.
Синтез двоичного счетчика с заданным коэффициентом пересчета Кпер выполните по методике, приведенной в приложении А.
Принципиальную электрическую схему устройства суммирования (лист 2) разработайте на выбранных микросхемах на основе заданной структурной схемы (рисунок 2.1) и разработанной логической схемы сумматора (лист 1). Принципиальную электрическую схему вычертите в формате А2 и выполните указания раздела 6.
27
3 ТЕМА № 3. УСТРОЙСТВО СДВИГА ДВОИЧНЫХ ЧИСЕЛ
3.1 Описание принципа работы заданной структурной электрической схемы устройства сдвига двоичных чисел
Операция сдвига широко используется в современной вычислительной технике для реализации умножения, деления, нормализации двоичных чисел с плавающей точкой и т. д.
Структурная электрическая схема устройства сдвига двоичных чисел представлена на рисунке 3.1.
Рисунок 3.1 – Устройство сдвига двоичных чисел. Схема электрическая структурная
Рассмотрим назначение узлов, входящих в структурную электрическую схему устройства.
Комбинационный программируемый сдвигатель Y4 предназначен для логического сдвига влево или вправо без
28
округления четырехразрядного двоичного числа X, представленного разрядами x0, x1, x2, x3. На выходе сдвигателя формируется 10-разрядное слово Y, представленное разрядами
y6, y5, …, y0, y-1, y-2, y-3.
Счетчик Y1 предназначен для параллельного ввода четырехразрядного числа X.
Триггер Y2 предназначен для ввода управляющего сигнала D, определяющего направление сдвига (D = 0 означает сдвиг влево, D = 1 – сдвиг вправо).
Регистр Y3 предназначен для параллельного ввода управляющих сигналов S0 и S1, определяющих шаг сдвига. Например, если S1 = 0, S0 = 1, то выполняется сдвиг на один разряд.
Регистр Y5 предназначен для параллельного вывода результата сдвига, который представляет собой 10-разрядное слово.
Загрузка числа X и управляющих сигналов D, S0, S1, а также вывод результата сдвига синхронизируется тактовыми импульсами UС. Причем ввод осуществляется по отрицательным фронтам тактовых импульсов, а вывод результата сдвига – по положительным.
Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 3.2.
29
Рисунок 3.2 – Временная диаграмма, поясняющая процесс функционирования устройства сдвига
В момент времени t1 по отрицательному фронту тактового импульса (рисунок 3.2) начинается ввод числа X в счетчик Y1 и управляющих сигналов в триггер Y2 и регистр Y3 (рисунок 3.1). К моменту времени t2 ввод заканчивается, и начинается процесс сдвига в сдвигателе Y4.
Этот процесс в худшем случае завершается к моменту времени t3. Затем по положительному фронту тактового импульса результат сдвига записывается в регистр Y5 и т. д.
При подаче низкого уровня напряжения на вход |
RESET |
(рисунок 3.1) устройство сбрасывается в исходное нулевое состояние.
Рассмотрим пример логического сдвига влево без округления на два разряда для двоичного числа1) X=1101(2):
|
|
|
x3 |
x2 |
x1 |
x0 |
|
|
|
|
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
– до сдвига |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
– после сдвига |
y6 |
y5 |
y4 |
y3 |
y2 |
y1 |
y0 |
y–1 y–2 y–3 |
|
||
Из примера следует, что сдвигаемые цифры сохранены (сдвиг без округления) и произошло умножение исходного числа на 4.
1) В пояснительной записке приводить пример сдвига для числа X согласно заданному варианту.
30