1.3. Порядок выполнения лабораторной работы:
получить задание у преподавателя;
подготовить исходные данные для расчетов по описанию цифровой функциональной схемы;
запустить программу EWB 5.1 (файл Wewb32.exe);
ввести описание схемы используя графический редактор;
задать начальные времена переключения логических элементов;
провести моделирование составленной функциональной схемы цифрового узла на частоте 1Гц, получив временную диаграмму выходных сигналов в зависимости от наборов входных сигналов (для проверки логики);
установив заданную частоту поступления слагаемых (по таблице вариантов) определить максимально возможное значение задержек срабатывания логических элементов (путем их варьирования), при которой сумматор сохраняет работоспособность (правильная логика); при этом задержки на всех элементах принять одинаковыми:
проанализировать результаты моделирования (сравнить с логическим уравнением) и составить отчет по лабораторной работе.
1.4. Требования к отчету
Отчет о работе должен включать:
-описание исходных данных для объектов проектирования (целей проектирования); -краткое описание лингвистического и информационного обеспечений программы EWB5.1; -исходные данные для программы моделирования (схемы разработанных электронных узлов); -описание процессов проектирования (какие измерительные приборы и команды программы использовались при моделировании);
- результаты моделирования: временная диаграмма работы сумматора, анализ правильности логики его работы, значения предельно допустимых задержек на элементах для заданного варианта работы.
2. Приложение 1
Пример моделирования цифровой схемы.
Система ElectronicsWorkBenchвключает в себя все основные логические элементы, такие как НЕ (Инвертор), И, ИЛИ, И-НЕ, ИЛИ-НЕ,XOR. Используя эти логические элементы можно составить любое цифровое устройство. В данном примере за основу был взят дешифратор, то есть устройство, служащее для преобразования позиционного двоичного кода в унитарный. Помимо этого легко могут быть реализованы другие комбинационные цифровые устройства: мультиплексор, демультиплексор, шифратор, сумматор и т.д., а также последовательностные ЦУ: триггер, регистр, счетчик и.т.д.
Схема состоит из 3 инверторов (элементов НЕ) и 8 элементов И-НЕ. Подключение моделируемой схемы (слева-Wordгенератор, справа-логический анализатор) показано на рисунке 1.
Рис.1. Подключение моделируемой цифровой функциональной схемы.
Раскрытые двойным щелчком мыши панели Wordгенератора и логического анализатора показаны на рисунке 2.
Результаты моделирования
Рис.2 . Панели Wordгенератора (слева) и логического анализатора (справа).
Таблица истинности
-
X1
X2
X3
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Y8
0
0
0
0
1
1
1
0
1
1
1
0
0
1
1
0
1
1
0
1
1
1
0
1
0
1
1
1
1
1
0
1
1
0
1
1
1
1
0
0
1
0
1
1
1
0
0
0
1
1
1
1
1
1
1
1
0
1
1
0
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
0
0
1
1
0
0
Временная диаграмма
Рис. 3. Временная диаграмма выходных сигналов.