- •Введение
- •Раздел 1 Технологии тестирования и верификации цифровых систем на кристаллах
- •1.1. Современные проблемы верификации систем-на-кристаллах
- •1.2. Моделирование на уровне транзакций
- •1.3. Верификация на основе ассерций
- •1.4. Синтез ассерций
- •1.5. Средства верификации цифровых систем с использованием ассерций
- •1.6. Постановка цели и задач диссертационного исследования
- •Раздел 2 модели диагностирования функциональных нарушений hdl-кода цифровых систем на кристаллах
- •2.1. Введение в тему исследования
- •2.2. Модель процессов тестирования и верификации
- •2.3. Модель поиска функциональных нарушений в программе
- •2.4. Дискретная производная как бинарное xor-отношение
- •2.5. Выводы и рекомендации
- •Раздел 3 методы диагностирования функциональных нарушений
- •3.1. Форма представления модели
- •3.2. Метод векторно-логического анализа столбцов
- •3.3. Метод векторно-логического анализа строк
- •3.4. Матричный метод поиска функциональных нарушений в программных блоках
- •3.5. Выводы и рекомендации
- •Раздел 4 инфраструктура встроенного тестирования функциональных нарушений hdl-кода
- •4.1 Мультипроцессорные решения задач сервисного обслуживания
- •4.2. Мультиматричный процессор анализа бинарных операций
- •4.3. Аппаратная реализация мультиматричного процессора
- •4.4. Аппаратная имплементация инфраструктуры тестирования
- •4.5. Система тестирования и верификации hdl-кода
- •4.6. Выводы и рекомендации
- •Заключение
- •Приложение б. Подробный отчёт синтеза
- •Приложение в. Аппаратная имплементация инфраструктуры тестированиия
- •Приложение г. Документы, подтверждающие внедрение
- •Список использованных источников
Приложение г. Документы, подтверждающие внедрение
Список использованных источников
1.Основы технической диагностики / Под. ред. П.П.Пархоменко.- М.: Энергия, 1976.- 460с.
2. Пархоменко П.П., Согомонян Е.С. Основы технической диагностики (Оптимизация алгоритмов диагностирования, аппаратурные средства) / Под ред. П.П. Пархоменко.– М.: Энергия.– 1981.– 320 c.
3. Инфраструктура мозгоподобных вычислительных процессов / М.Ф. Бондаренко, О.А. Гузь, В.И. Хаханов, Ю.П. Шабанов-Кушнаренко.– Харьков: Новое Слово.– 2010.– 160 с.
4. Проектирование и верификация цифровых систем на кристаллах / В.И. Хаханов, И.В. Хаханова, Е.И. Литвинова, О.А. Гузь.– Харьков: Новое слово. – 2010. – 528с.
5. Семенец В.В. Проектирование цифровых систем с использованием языка VHDL / В.В. Семенец, И.В. Хаханова, В.И. Хаханов.– Харьков: ХНУРЭ.– 2003.– 492 с.
6. Хаханов В.И. VHDL+Verilog = синтез за минуты / В.И. Хаханов, И.В. Хаханова. – Харьков: ХНУРЭ.– 2006.– 264с.
7. Хаханов В.И. Техническая диагностика цифровых и микропроцессорных структур: Учебник.- К.: ИСИО, 1995.- 242с.
8. Скобцов Ю.А. Логическое моделирование и тестирование цифровых устройств / Ю.А. Скобцов, В.Ю. Скобцов.– Донецк: ИПММ НАН Украины, ДонНТУ.– 2005.– 436 с.
9. IEEE Standard for Reduced-Pin and Enhanced-Functionality Test Access Port and Boundary-Scan Architecture IEEE Std 1149.7-2009. – 985 p.
10. Da Silva F. The Core Test Wrapper Handbook. Rationale and Application of IEEE Std. 1500 / F. Da Silva, T. McLaurin, T. Waayers.– Springer.– 2006.– XXIX.– 276 p.
11. Marinissen E.J. Guest Editors' Introduction: The Status of IEEE Std 1500 / E.J. Marinissen, Zorian Yervant.– IEEE Design & Test of Computers.– 2009.– No26(1).– P.6-7.
12. IEEE Std 1800-2009 IEEE Standard for System Verilog-Unified Hardware Design, Specification, and Verification Language. http://ieeexplore.ieee.org/ servlet/opac? punumber= 5354133.
13. Marinissen E.J. Testing TSV-based three-dimensional stacked ICs / E.J. Marinissen // DATE 2010.– 2010.– P.1689-1694.
14. Benso A. IEEE Standard 1500 Compliance Verification for Embedded Cores / A. Benso, S. Di Carlo, P. Prinetto, Y. Zorian // IEEE Trans. VLSI Syst.– 2008.– No 16(4).– P. 397-407.
15. Schirrmeister F. Accelerating Software Driver Development Using Virtual Prototypes. White Paper / F. Schirrmeister.– Synopsys.– 2010.– 14 с. www.synopsys.com
16. Mahajan Y. Utility of transaction-level hardware models in refinement checking / Y. Mahajan, S. Malik // High Level Design Validation and Test Workshop (HLDVT).– June 2010.– P.121-128.
17. Bhattacharya N. SoftwareHardware Hybrid Systems Verification / N. Bhattacharya // Software Testing, Verification and Validation (ICST).– 2011.– P. 435-438.
18. Myers T. Comodeling: From Requirements to an Integrated Software/Hardware Model / T. Myers, G. Dromey, P. Fritzson // Computer.– 2011.– Vol. 44, No.4.– P. 62-70.
19. Schaumont Patrick R. A Practical Introduction to Hardware/Software Codesign / Patrick R. Schaumont.– Springer.– 2010.– 396 p.
20. Göhringer D. A Design Methodology for Application Partitioning and Architecture Development of Reconfigurable Multiprocessor Systems-on-Chip / D. Göhringer, M. Hübner, M. Benz, J. Becker // 18th IEEE Annual International Symposium Field-Programmable Custom Computing Machines (FCCM).– 2010.– P. 259-262.
21. Bowyer B. The "What" and "Why" of Transaction Level Modeling / B. Bowyer // Mentor Graphics.– 2006.– EE Times.–
http://www.soccentral.com/frames.asp?URL=http://www.eetimes.com/news/design/showArticle.jhtml?articleID=180207854
22. Dahan A. Combining system level modeling with assertion based verification / A. Dahan, D. Geist, L. Gluhovsky, D. Pidan, G. Shapir, Y. Wolfsthal, L. Benalycherif, R. Kamidem, Y. Lahbib // Sixth International Symposium Quality of Electronic Design. ISQED.– 2005.– P. 310- 315.
23. Curreri J. High-level synthesis techniques for in-circuit assertion-based verification / J. Curreri, G. Stitt, A.D. George // Parallel & Distributed Processing, Workshops and Phd Forum (IPDPSW).– 2010.– P.1-8.
24. Yunshan Zhu. Assertion Synthesis: Enabling Assertion-Based Verification For Simulation, Formal and Emulation Flows / Zhu Yunshan, Lu Yuan.–Whitepaper.– 2010.– 7 с. www.NextOpSoftware.com/BugScope-Assertion-Synthesis.html
25. Yuan Lu. A Unified Verification Flow Using Assertion Synthesis Technology / Lu Yuan, Yeung Ping // http://www.nextopsoftware.com/
26. Assertion-Based Verification.– Synopsys, Inc.–2002.– 13 с. www.synopsys.com
27. Assertion-Based Verification.– Aldec Inc.– www.aldec.com
28. Ubar R. Embedded diagnosis in digital systems / R. Ubar, S. Kostin, J. Raik // 26th International Conference “Microelectronics”, MIEL 2008. – 2008.– P. 421-424.
29. Elm M. Scan Chain Organization for Embedded Diagnosis / M. Elm, H.-J. Wunderlich // Design, Automation and Test in Europe, DATE '08.– 2008.– P. 468–473.
30. Bulent I. Dervisoglu. A Unified DFT Architecture for Use with IEEE 1149.1 and VSIA/IEEE P1500 Compliant Test Access Controllers / I. Dervisoglu Bulent // Proceedings of the Design Automation Conference. – 2001. – P. 53-58.
31. Chenlong Hu. Hardware design and realization of matrix converter based on DSP & CPLD / Hu Chenlong, Yang Ping, Xiao Ying, Zhou Shaoxiong // 3rd International Conference Power Electronics Systems and Applications.– 2009.– P. 1-5.
32. Dave N. Hardware Acceleration of Matrix Multiplication on a Xilinx FPGA / N. Dave, K. Fleming, King Myron, M. Pellauer, M. Vijayaraghavan // 5th IEEE/ACM International Conf. Formal Methods and Models for Codesign.– 2007.– P.97-100.
33. Loucks W.M. A Vector Processor Based on One-BitMicroprocessors / W.M. Loucks, M. Snelgrove, S.G. Zaky // IEEE Micro.–Volume 2, Issue 1.– 1982.– P. 53-62.
34. Hilewitz Y. Bit matrix multiplication in commodity processors / Y. Hilewitz, C. Lauradoux, R.B. Lee // International Conference Application-Specific Systems, Architectures and Processors.– 2008.– P. 7-12.
35. Soon J.L.K. DEV. Design explorer for verification. Integrated Circuits, ISIC '09 / J.L.K. Soon, Ching Ling Low // Proceedings of the 2009 12th International Symposium.– 2009.– P. 413 – 416.
36. Rafe V. Verification and Validation of Activity Diagrams Using Graph Transformation / V. Rafe, R. Rafeh, S. Azizi, M.R.Z. Miralvand // Computer Technology and Development, 2009. ICCTD '09.– 2009.– P. 201 - 205.
37. Xiaoxi Xu Using Transfer-Resource Graph for Software-Based Verification of System-on-Chip/ Xu Xiaoxi, Cheng-Chew Lim // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions.– Vol. 27, Issue: 7.– 2008.– P.1315 – 1328.
38. Zhongjun Du. A New Algorithm Based Graph-Search for Workflow Verification / Du Zhongjun, Dang Zhengjun // Information Engineering and Computer Science (ICIECS).– 2010.– P. 1–3.
39. Горбатов В.А. Дискретная математика / В.А. Горбатов, А.В. Горбатов, М.В. Горбатова.– М: Высшая школа, 2006.– 448с.
40. Левенштейн В. И. Двоичные коды с исправлением выпадений, вставок и замещений символов / В. И. Левенштейн // Докл. Акад. Наук СССР.– 1965.– 163.4.– С. 845-848.
41. Shye-Tzeng Shen Full system simulation with QEMU: An approach to multi-view 3D GPU design / Shye-Tzeng Shen, Shin-Ying Lee, Chung-Ho Chen // Circuits and Systems (ISCAS) Proceedings of 2010 IEEE International Symposium.– 2010.– P. 3877 – 3880.
42. Park, J. Co-simulation of SystemC TLM with RTL HDL for surveillance camera system verification / J. Park, B. Lee, K. Lim, J. Kim, S. Kim, K.-H. Baek // 15th IEEE International Conference Electronics, Circuits and Systems, ICECS 2008. – 2008.– P. 474 – 477.
43. Grant M. Panel 6.8: The challenges of heterogeneous multicore debug / Martin Grant, Mayer Albrecht // Dеsign, Automation & Test in Europe Conference & Exhibition (DATE).– 2010.– Dresden.– P. 789.
44. Mischkalla F. Closing the gap between UML-based modeling, simulation and synthesis of combined HW/SW systems / F. Mischkalla, Da He, W. Mueller // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2010.– P. 1201 – 1206.
45. Lammermann S. Towards assertion-based verification of heterogeneous system designs / S. Lammermann, J. Ruf, T. Kropf, W. Rosenstiel, A. Viehl, A. Jesser, L. Hedrich // Design, Automation & Test in Europe Conference & Exhibition (DATE). –2010.– P. 1171 – 1176.
46. Ferro L. Formal semantics for PSL modeling layer and application to the verification of transactional models / L. Ferro, L. Pierre // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2010.– P. 1207 – 1212.
47. Oliveira M.F.S. Assertion-based verification of RTOS properties / M.F.S. Oliveira, H. Zabel, W. Mueller // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2010.– P. 630 – 633.
48. Gomez A. Analog circuit test based on a digital signature / A. Gomez, R. Sanahuja, L. Balado, J. Figueras // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2010.– P. 1641 – 1644.
49. Soeken M. Verifying UML/OCL models using Boolean satisfiability / M. Soeken, R. Wille, M. Kuhlmann, M. Gogolla, R. Drechsler // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2010. – P. 1341 – 1344.
50. Neishaburi M.H. Enabling efficient post-silicon debug by clustering of hardware-assertions / M.H. Neishaburi, Z. Zilic // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2010.– P. 985 – 988.
51. Schliecker S. Bounding the shared resource load for the performance analysis of multiprocessor systems / S. Schliecker, M. Negrean, R. Ernst // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2010.– P. 759 – 764.
52. Castrillon J. Trace-based KPN composability analysis for mapping simultaneous applications to MPSoC platforms / J. Castrillon, R. Velasquez, A. Stulova, Weihua Sheng, Jianjiang Ceng, R. Leupers, G. Ascheid, H. Meyr // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2010.– P. 753 – 758.
53. Barke E. Formal approaches to analog circuit verification / E. Barke, D. Grabowski, H. Graeb, L. Hedrich, S. Heinen, R. Popp, S. Steinhorst, Wang Yifan // Design, Automation & Test in Europe Conference & Exhibition, DATE '09.– 2009.– P. 724 – 729.
54. Lettnin D. Semiformal verification of temporal properties in automotive hardware dependent software / D. Lettnin, P.K. Nalla, J. Behrend, J. Ruf, J. Gerlach, T. Kropf, W. Rosenstiel, V. Schonknecht, S. Reitemeyer // Design, Automation & Test in Europe Conference & Exhibition,DATE '09.– 2009.– P. 1214 – 1217.
55. Cabodi G. Speeding up model checking by exploiting explicit and hidden verification constraints / G. Cabodi, P. Camurati, L. Garcia, M. Murciano, S. Nocco, S. Quer // Design, Automation & Test in Europe Conference & Exhibition, DATE '09.– 2009.– P. 1686 – 1691.
56. He N. An efficient path-oriented bitvector encoding width computation algorithm for bit-precise verification / N. He, M.S. Hsiao // Design, Automation & Test in Europe Conference & Exhibition, DATE '09.– 2009. – P. 1602 – 1607.
57. Bombieri N. Functional qualification of TLM verification / N. Bombieri, F. Fummi, G. Pravadelli, M. Hampton, F. Letombe // Design, Automation & Test in Europe Conference & Exhibition, DATE '09.– 2009. – P. 190 – 195.
58. Alimohammad A. A flexible layered architecture for accurate digital baseband algorithm development and verification / A. Alimohammad, S.F. Fard, B.F. Cockburn // Design, Automation & Test in Europe Conference & Exhibition, DATE '09.– 2009.– P. 45 – 50.
59. Mishra Prabhat. Guest Editors' Introduction: Multicore SoC Validation with Transaction-Level Models / Prabhat Mishra, Zeljko Zilic, Sandeep Shukla // IEEE Design and Test of Computers.– Vol. 28, Issue 3.– 2011.– P. 6 – 9.
60. Abdi S. Schirner. Automatic TLM Generation for Early Validation of Multicore Systems / Abdi S. Schirner, G. Yonghyun Hwang Gajski, D.D. Lochi Yu // IEEE Design and Test of Computers.– Vol. 28, Issue 3.– 2011.– P. 10 – 19.
61. Weiwei Chen Xu. Multicore Simulation of Transaction-Level Models Using the SoC Environment / Chen Xu Weiwei, Doemer R. Han // IEEE Design & Test of Computers.– 2011.– Vol. 29, Issue 3.– P. 20 – 31.
62. Petrot F. Gligor. On MPSoC Software Execution at the Transaction Level / F. Gligor Petrot, M. Hamayun, M.-M. Hao Shen Fournel, N. Gerin P. // IEEE Design & Test of Computers.– 2011.– Vol. 29, Issue 3.– P. 32 – 43.
63. Vermeulen B. Interactive Debug of SoCs with Multiple Clocks / B. Vermeulen, K. Goossens // IEEE Design & Test of Computers.– 2011.– Vol. 29, Issue 3.– P. 44 – 51.
64. Chakrabarty K. Toward Bug-free Multicore SoC Architectures: System Validation with Transaction-Level Models / Krishnendu Chakrabarty // Design & Test of Computers.– March-April 2011.– Vol. 28, Issue 2.– Р. 4 – 5.
65. Bawadekji M. TLM protocol compliance checking at the Electronic System Level / Mohamed Bawadekji, Daniel Grosse, Rolf Drechsler, // 14th International Symposium Design and Diagnostics of Electronic Circuits & Systems (DDECS).– 2011.– P. 435 – 440.
66. Wagner I. Distributed hardware matcher framework for SoC survivability / I. Wagner, Shih-Lien Lu // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2011.– P. 1 – 6.
67. Chung-Yang Huang. SoC HW/SW verification and validation / Chung-Yang Huang, Yu-Fan Yin, Chih-Jen Hsu, Huang T.B., Ting-Mao Chang // 16th IEEE Asia and South Pacific Conference Design Automation Conference (ASP-DAC).– 2011.– P. 297 – 300.
68. Kapoor B. Power management verification experiences in Wireless SoCs / B. Kapoor, A. Hunter, P. Tiwari // IEEE Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2011.– P. 1 – 2.
69. Nejad A.B. An FPGA bridge preserving traffic quality of service for on-chip network-based systems / A.B. Nejad, M.E. Martinez, K. Goossens // IEEE Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2011.– P. 1 – 6.
70. Pavlenko E. STABLE: A new QF-BV SMT solver for hard verification problems combining Boolean reasoning with computer algebra / E. Pavlenko, M. Wedler, D. Stoffel, W. Kunz, A. Dreyer, F. Seelisch, G. Greuel // IEEE Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2011.– P. 1 – 6.
71. Бухтеев А. Методы и средства проектирования систем на кристалле. Проектирование встроенных систем: от концепции до кристалла / А. Бухтеев // Электронные компоненты.– 2007.– №1.–
http://chipnews.gaw.ru/html.cgi/arhiv/03_04/1.htm
72. Рубанов В.В. Обзор методов описания встраиваемой аппаратуры и построения инструментария кросс-разработки. / В.В. Рубанов.– 2008.– http://citforum.ru/programming/embedded/languages/#intro.
73. Хаханов В.И. Инфраструктура диагностического обслуживания soС / В.И. Хаханов // Вестник Томского государственного университета. Управление, вычислительная техника и информатика.– 2008.– № 4(5).– c. 36-42
74. Lei Bu. BACH 2: Bounded reachability checker for compositional linear hybrid systems / Lei Bu, You Li, Linzhang Wang, Xin Chen, Xuandong Li // Design, Automation & Test in Europe Conference & Exhibition (DATE).– 2010.– P. 1512 – 1517.
75. Haberl O. Self Testable Boards with Standard IEEE 1149.5 Module Test and Maintenance (MTM) Bus Interface / O. Haberl, T. Kropf // Proc. of the European Design and Test Conference.– 1994.– P. 220 – 225.
76. IEEE Std. 1666–2005 IEEE Standard SystemC Language Reference Manual. – 2006.– 423 p.
77. IEEE Std. 1800–2005 IEEE Standard for SystemVerilog – Unified Hardware Design, Specification and Verification Language. – 2005. – 648 p.
78. Bergeron J. Verification Methodology Manual for SystemVerilog / J. Bergeron, E. Cerny, A. Hunter, A. Nightingale. – Springer.– 2006. – 528 p.
79. Spear C. SystemVerilog for Verification: a Guide to learning testbench language features / C. Spear. – Springer.– 2006. – 301 p.
80. IEEE Std. 1364-2005 IEEE Standard for Verilog hardware description language. – 2006. – 560 p.
81. Navabi Z. Verilog Digital System Design / Z. Navabi.– McGraw Hill.– 1999.– 477p.
82. IEEE Std. 1076-2008 IEEE Standard VHDL Language Reference Manual. – 2008. – 640 p.
83. Bhasker J. A VHDL Primer / J. Bhasker. – Prentice Hall.– 2001. – 253 p.
84. Bergeron J. Writing Testbenches: Functional Verification of HDL Models 2nd ed. / J. Bergeron. – Kluwer Academic Publishers.– 2003. – 354 p.
85. IEEE Std 1149.1-2001 IEEE Standard Test Access Port and Boundary-Scan Architecture. – 2001. – 208 p.
86. Abramovici M. Digital systems testing and testable design / M. Abramovici, M.A. Breuer, A.D. Friedman // Computer Science.– 1998.– 652 p.
87. Rashinkar P. System-on-a-chip Verification: Methodology and Techniques Cadence Design Systems / P. Rashinkar, P. Paterson, L. Singh. – Kluwer Academic Publishers.– 2002. – 372 p.
88. Piziali A. Functional verification coverage measurement and analysis Verisity Design Inc. / A. Piziali. – Kluwer Academic Publishers.– 2004. – 213 p.
89. Tasiran S. Coverage Metrics for Functional Validation of Hardware Designs / S. Tasiran, K. Keutzer // IEEE Design and Test of Computers.– 2001.–18(4).– P. 36-45.
90. Meyer A. Principles of Functional Verification / A. Meyer // Newnes.– 2003.– 217 p.
91. IEEE-1850 IEEE St. for Property Specification Language (PSL).–2005.–143 p.
92. Spear C. SystemVerilog for verification. A Guide to Learning the Testbench Language Features / C. Spear. – Springer.– 2006. – 429 p.
93. Haque F. The Art of Verification with Vera / F. Haque, K. Khan, J. Michelson. – Verification Central.– 2001. – 452 p.
94. OpenVera. Language Reference Manual: Assertions, v. 1.4.1. – Synopsys Inc.– 2004. – 136 p.
95. IEEE Std. 1647-2006 IEEE standard for the functional verification language ‘e’. – 2006. – 385 p.
96. Palnitkar S. Design Verification with E, 2nd ed. / S. Palnitkar. – Boston: Kluwer Academic Publishers.– 2003. – 352 p.
97. Foster H. Assertions-based Design / H. Foster, A. Krolnik, D. Lacey. – Kluwer Academic Publishers.– 2003. – 392 p.
98. Assertion-Based Verification. – Synopsys Inc.– 2003. – 14 p.
99. Yeung P. The Four Pillars of Assertions-Based Verification / P. Yeung.– Mentor Graphics Corporation.– 2004. – 21 p.
100. Yeung P. Practical Assertion-based Formal Verification for ARM-based SoC Design / P. Yeung // Proceedings of the International Symposium on System-on-Chips.– 2005. – P. 58-61.
101. Havlicek J. PSL and SVA: two standard assertion languages addressing complementary engineering needs / J. Havlicek, Y. Wolfsthal Design and Verification Conference and Exhibition.– 2005.– P. 1-7.
102. Datta K. Assertion Based Verification using HDVL / K. Datta, P. P. Das // Proceedings of the 17th International Conference on VLSI Design. – 2004. – P. 319.
103. Foster H. Assertions targeting a diverse set of verification tools / H. Foster, C. Coelho // System on Chip Design Languages. – Boston, Kluwer Academic Publisher.– 2002. – P. 187-200.
104. Ecker W. Implementation of transaction-level assertion framework in SystemC / W. Ecker, V. Esen, M. Hull // Proceedings of the Design, Automation & Test in Europe Conference & Exhibition (DATE’07). – 2007.– P. 167.
105. Swan S. Enabling PSL Assertions in SystemC / S. Swan // PSL/Sugar Meeting.– DAC.– 2004.
106. Peng T. Using Assertion-based Verification Classes with SystemC Verification Library / T. Peng, B. Baruah // Synopsys Users Group.– Boston. – 2003.
107. Joshi M. Assertion-Based Acceleration / M. Joshi, K. Donovan. – Cadence Design Systems.– June 2005. – 6 p.
108. Das S. Synthesis of SystemVerilog assertions / S. Das, R. Mohanty, P. Dasgupta, P. Chakrabarti // Proceedings of the Design Automation & Test in Europe Conference (DATE’2006). – 2006.– Vol. 2. – P. 16.
109. Forczek M. Assertions based verification for SystemC / M. Forczek, S. Zaychenko // Proceedings of the 3th East-West Design & Test Workshop.– September 2005.– Odessa. – P. 54-61.
110. Hahanov V. Assertions-based mechanism for the functional verification of the digital designs / V. Hahanov, A. Egorov, S. Zaychenko, A. Parfentiy, M. Kaminska // Proc. of the 3th East-West Design & Test Workshop.– 2005.– Odessa. – P. 261-265.
111. Smith M. J. S. Application-Specific Integrated Circuits / M. J. S. Smith.–Addison-Wesley.– 1997. – 1026 p.
112. Хаханов В.И. Тестирование и верификация HDL-моделей компонентов SOC. I / В.И. Хаханов, Е.И. Литвинова, С.В. Чумаченко, И.А. Побеженко, C. U. Ngene // Радиоэлектроника и информатика. – 2009. – №3. – С. 38-45.
113. Hahanov V. Brain-like Computer Structures / Vladimir Hahanov, S. Chumachenko, C.U. Ngene, Y. Ticoura // Радиоэлектроника и информатика.– 2009.– №4.– С. 30-40.
114. Ngene C.U. A Closer look at Microprocessors that have shaped the Digital World / C.U. Ngene, M.K. Mishra // Радиоэлектроника и информатика.– 2009.– №4.– С. 41-55.
115. Хаханов В.И. Мультипроцессорная архитектура параллельного решения ассоциативно-логических задач / В.И. Хаханов, Е.И. Литвинова, О.А. Гузь, C.U. Ngene // Информационно-управляющие системы на железнодорожном транспорте.– 2010.– № 4.– С. 42-50.
116. Хаханов В.И. Технология тестирования и верификации системных HDL-моделей / В.И. Хаханов, О.А. Гузь, И.А. Побеженко, C.U. Ngene // Радіоелектронні і комп'ютерні системи.– 2010.– №7(48).– С. 205-211.
117. Хаханов В.И. Сервисное обслуживание современных цифровых систем на кристаллах / В.И. Хаханов, Е.И. Литвинова, C.U. Ngene // Радіоелектронні і комп'ютерні системи.–2009.– №7(41).– С. 319-323.
118. Хаханов В.И. Тестирование и верификация HDL-моделей компонентов SOC. II / В.И. Хаханов, Е.И. Литвинова, И.А. Побеженко, Y. Tiecoura, C.U. Ngene // АСУ и приборы автоматики.– 2009.– Вып. 148.– С. 26-37.
119. Хаханов В.И. Инфраструктура логического анализа ассоциативных таблиц / В.И. Хаханов, О.А. Гузь, Ив Тиекура, К.У. Нгене (C.U. Ngene), В.И. Копанев // АСУ и приборы автоматики.– 2009.– Вып. 149.– С. 18-29.
120. Hahanov V. Embedded Diagnosis and Repairing of SOC Memory / V. Hahanov, E. Litvinova, C.U. Ngene, Olesya Guz // Proceedings of the Xth International Conference CADSM 2009.– Lviv-Polyana, 2009.– P. 296-300.
121. Хаханов В. Энергосберегающие технологии для программно-аппаратной имплементации систем вычислительного интеллекта / В. Хаханов, C.U. Ngene, Yvees Tiecoura // Материалы межд. научн. конф. «Интеллектуальные системы принятия решений и проблем вычислительного интеллекта» (ISDMCI`09).– Евпатория, 2009.– Т.2.– С. 439-458.
122. Литвинова Е.И. Изучение технологий восстановления работоспособности цифровых систем на кристаллах на основе FPGA / Е.И. Литвинова, С.В. Чумаченко, С.С. Галаган, C.U. Ngene // V Международная конференция «Стратегия качества в промышленности и образовании».– Варна, 2009.– С. 678-683.
123. Hahanov V. Algebra-Logical Fault Diagnosis Method for SOC Functional Blocks / Vladimir Hahanov, Svetlana Chumachenko, Wajeb Gharibi, Ngene Christopher Umerah // Proc. of IFAC Discrete-Event System Design.– Spain, 2009.– P. 44-50.
124. Hahanov V. Testing and Verification of HDL-models for SoC components / Vladimir Hahanov, Irina Hahanova, C.U. Ngene, Yves Tiecoura // Proc. of IEEE East-West Design and Test Symposium. – Russia, 2009.– P. 48-53.
125. Hahanov V. SoC Design Quality Increasing by Using Assertion Engine / Vladimir Hahanov, Irina Hahanova, Eugenia Litvinova, C.U. Ngene, Yves Tiecoura // Материалы VI Международной научно-технической конференции «Повышение качества, надежности и долговечности технических систем и технологических процессов».– Хургада, 2009. – С.124-126.
126. Хаханов В.И. Инфраструктура саморазвивающегося компьютерного социума / В.И. Хаханов, Е.И. Литвинова, C.U. Ngene // Материалы XV Международной научно-практической конференции «Актуальные вопросы развития инновационной деятельности».– Алушта, 2010.– С. 60-68.
127. Хаханов В.И. Мультипроцессорная инфраструктура анализа информационного пространства / В.И. Хаханов, Е.И. Литвинова, И.А. Побеженко, C.U. Ngene // Матеріали міжнародної наукової конференції «Інтелектуальні системи прийняття рішень та проблеми обчислювального інтелекту».– Євпаторія, 2010.– С. 409-413.
128. Хаханов В.И. Метрика векторно-логического пространства и ее практическое применение / В.И. Хаханов, А.В. Хаханова, Yves Tiecoura, C.U. Ngene // Материалы конференции "Сучасні інформаційні та інноваційні технології на транспорті MINTT-2010".– Херсон, 2010.– С. 247-250.
129. Hahanov V. Process models for analyzing associative data structures / V. Hahanov, O. Guz, C.U. Ngene, V. Olhovoy // Proc. of IEEE East-West Design and Test Symposium.– Russia, 2010.– P.123-126.
130. Хаханов В.И. Архитектура логического ассоциативного мультипроцессора / В.И. Хаханов, Е.И. Литвинова, C.U. Ngene, И.А. Побеженко // Материалы 7-й межд. конференции «Автоматизация проектирования дискретных систем».– Минск, 2010.– C. 34-44.
131. Hahanov V.I. Logic Associative Multiprocessor for Information Analysis / V.I. Hahanov, Wajeb Gharibi, E. I. Litvinova, Ngene Christopher Umerah // The 12th Biennial Baltic Electronics Conference (BEC).– Tallinn, 2010.– P. 169-172.
132. Хаханов В.И., Хаханова А.В., Ngene C.U. Матричный метод пойска функциональных нарушений/ Материалы VI Международной научно-практической конференции «Наука и социальные проблемы общества: информация и информационные технологии». 2011. Харьков. С. 393 – 394.