- •1. Введение
- •2. Дискретизация аналоговых сигналов
- •2.1 Квантование по уровню
- •2.2 Квантование по времени
- •2.3 Квантование по уровню и по времени
- •2.3.1 Расчет погрешности ацп
- •2.3.2 Выбор величины шага квантования по времени
- •3. Применение алгебры логики (булевой алгебры) при анализе и синтезе цифровых электронных устройств
- •3.1 Определение и способы задания переключательных функций
- •3.4 Базисные логические функции
- •3.5 Принцип двойственности булевой алгебры
- •3.8 Совершенная дизъюнктивная нормальная форма (сднф) записи булевых выражений
- •3.9 Дизъюнктивная нормальная форма (днф)
- •3.10 Совершенная конъюнктивная нормальная форма (скнф) записи булевых выражений
- •3.11 Конъюнктивная нормальная форма (кнф)
- •3.12 Минимизация логических функций
- •3.12.1 Алгебраический способ минимизации пф
- •3.12.2 Минимизация пф с использованием диаграмм Вейча (карт Карно)
- •3.12.2.1 Минимизация пф с помощью диаграмм Вейча
- •3.12.2.1.1 Общие правила минимизации
- •3.12.2.1.2 Примеры минимизации пф с помощью диаграмм Вейча
- •3.12.2.2 Минимизация пф с помощью карт Карно
- •4. Логические элементы
- •4.1 Инвертор (логический элемент не)
- •4.2 Конъюнктор (логический элемент и)
- •4.3 Дизъюнктор (логический элемент или)
- •4.4 Повторитель
- •4.7 Исключающее или
- •4.8 Сложение по модулю два (нечетность)
- •4.9 Сложение по модулю два с отрицанием (четность)
- •4.10 Эквивалентность
- •4.11 Неэквивалентность
- •4.13 Запрет
- •4.14 Логические элементы с открытым коллектором
- •4.15 Логические элементы с третьим состоянием
- •5. Реализация логических функций в разных базисах
- •5.1 Базисные наборы лэ и их взаимосвязь
- •5.2 Реализация логических функций в различных базисах
- •5.2.1 Реализация элемента “Равнозначность” (исключающее или - не)
- •5.2.2 Реализация элемента “Неравнозначность” (исключающее или, сумма по модулю два)
- •5.2.3 Реализация элемента “Запрет”
- •5.2.4 Реализация многобуквенных логических функций на элементах с небольшим количеством входов
- •6. Параметры и характеристики цифровых интегральных микросхем (имс)
- •6.1 Коэффициент объединения по входу (Коб)
- •6.2 Коэффициент разветвления по выходу (Краз)
- •6.3 Статические характеристики
- •6.4 Помехоустойчивость
- •6.5 Динамические характеристики и параметры
- •6.6 Вид реализуемой логической функции
- •6.7 Потребляемые токи и мощность
- •6.8 Входные и выходные токи, напряжения
- •6.9 Пороговые напряжения
- •6.10 Допустимые значения основных параметров
- •7. Базовые логические элементы
- •7.1 Базовый ттл (ттлш) - элемент и-не
- •7.2 Базовый эсл - элемент или/или-не
- •7.3 Базовый кмоп-элемент или-не
- •8. Генераторы тактовых импульсов (гти) на логических элементах
- •8.1 Гти на двух инверторах
- •8.2 Гти на 3-х инверторах.
- •9. Функциональные устройства компьютерной (цифровой) электроники
- •9.1 Комбинационные цифровые устройства (кцу)
- •9.1.1 Анализ и синтез кцу
- •9.1.1.1 Анализ кцу
- •9.1.1.2 Синтез кцу
- •9.1.2 Типовые кцу
- •9.1.2.1 Шифраторы и дешифраторы
- •9.1.2.1.1 Шифраторы двоичного кода
- •9.1.2.1.2 Шифраторы двоично-десятичного кода
- •9.1.2.1.3 Дешифраторы двоичного кода
- •9.1.2.1.4 Дешифратор bcd-кода в семисегментный код
- •9.1.2.1.4.1 Семисегментные индикаторы на светодиодах
- •9.1.2.2 Мультиплексоры и демультиплексоры
- •9.1.2.2.1 Мультиплексоры
- •9.1.2.2.2 Демультиплексоры
- •9.1.2.2.3 Мультиплексоры–селекторы (мультиплексоры-демультиплексоры)
- •9.1.2.3 Сумматоры и полусумматоры
- •9.1.2.4 Устройства контроля четности (укч)
- •9.1.2.5 Цифровые компараторы
- •9.1.3 Использование для проектирования кцу мультиплексоров, дешифраторов и постоянных запоминающих устройств
- •9.1.3.1 Построение кцу на мультиплексорах
- •9.1.3.2 Построение кцу на дешифраторах
- •9.1.3.3 Построение кцу на постоянном запоминающем устройстве (пзу)
- •9.2 Последовательностные цифровые устройства
- •9.2.1 Триггеры
- •9.2.1.1 Триггеры на логических элементах
- •9.2.1.1.1 Rs - триггеры
- •9.2.1.1.1.1 Асинхронные rs - триггеры
- •9.2.1.1.1.2 Синхронные rs - триггеры
- •9.2.1.1.2 Т-триггеры (триггеры со счетным входом)
- •9.2.1.1.3 D-триггеры (триггеры задержки)
- •9.2.1.1.4 Jk-триггеры
- •9.2.1.2 Триггеры в интегральном исполнении
- •9.2.2 Регистры
- •9.2.2.1 Параллельные регистры
- •9.2.2.2 Последовательные (сдвигающие) регистры
- •9.2.2.3 Регистры сдвига
- •9.2.2.4 Последовательно-параллельные и параллельно-последовательные регистры
- •9.2.2.5 Регистры в интегральном исполнении
- •9.2.3.1 Асинхронный суммирующий двоичный счетчик с последовательным переносом
- •9.2.3.2 Асинхронный вычитающий двоичный счетчик с последовательным переносом
- •9.2.3.3 Асинхронные реверсивные двоичные счетчики с последовательным переносом
- •9.2.3.4 Синхронный счетчик со сквозным переносом
- •9.2.3.5 Десятичные счетчики
- •9.2.3.6 Счетчики в интегральном исполнении
- •9.2.4 Делители частоты
- •9.2.5 Распределители
- •10. Связь мп-ра и омэвм с аналоговым объектом управления и с пк
- •10.1 Структура типичной локальной микропроцессорной системы управления (лмпсу)
- •10.1.1 Назначение и схемная реализация отдельных узлов лмпсу
- •10.1.1.1 Аналоговый мультиплексор (ампс)
- •10.1.1.2 Устройство выборки-хранения (увх)
- •10.1.1.3 Аналого-цифровой преобразователь (ацп)
- •10.1.1.4 Ведомая однокристальная микроЭвм (омэвм)
- •10.1.1.5 Шинный формирователь (шф)
- •10.1.1.6 Регистры (Рг1...Рг3)
- •10.1.1.7 Схемы согласования уровней (ссу1...Ссу3)
- •10.1.1.8 Цифро-аналоговые преобразователи (цап1...Цап3)
- •10.2 Применение ацп и увх при вводе аналоговой информации в мпс
- •10.2.1 Расчет ацп
- •10.2.2.1 Описание микросхемы к1113 пв1
- •10.2.2.2 Расчет микросхемы к1113 пв1
- •10.2.2.3 Ввод данных от ацп в мпс через ппи в режиме 0
- •10.2.3 Устройство выборки и хранения (увх)
- •10.2.3.1 Обоснование применения увх
- •10.2.3.2 Принцип действия, схема и основные параметры увх
- •10.2.3.3 Функциональные возможности и схема включения микросхемы увх к1100ск2 (кр1100ск2)
- •10.2.4.1 Описание микросхемы max154. Временные диаграммы и режимы работы
- •10.2.4.2 Расчет ацп max154
- •10.3 Применение цап при выводе цифровой информации из мпс
- •10.3.1 Расчет цап на матрице r-2r c суммированием токов
- •10.3.2.1 Описание микросхемы к572 па1
- •10.3.2.2 Расчет цап к572 па1
- •10.3.3.1 Описание микросхемы max506
- •10.3.3.2 Расчет цап max506
- •10.4 Особенности аппаратной и программной реализации модуля ацп-цап мпс
- •10.4.1 Аппаратный уровень:
- •10.4.2 Программный уровень:
- •10.5 Обмен между мп-м (омэвм) и пк по последовательному каналу связи с помощью интерфейса rs-232с
- •10.5.1 Устройство асинхронное программируемое приёмопередающее (уапп)
- •10.5.2 Устройство преобразования уровней (упу)
- •10.5.3 Разъём rs-232с
- •10.5.4 Буферный регистр адреса rs-232c
- •10.5.5 Шинный формирователь
- •10.6 Выбор и расчет датчиков, нормирующих преобразователей и фильтров нижних частот (фнч)
- •10.6.1 Выбор и расчет датчиков и нормирующих преобразователей
- •10.6.1.1 Выбор датчиков
- •10.6.1.2 Выбор нормирующих преобразователей
- •10.6.2 Выбор фнч
- •10.6.3 Расчет фнч
- •10.7 Разработка схемы алгоритма и управляющей программы
3.12.2.1.2 Примеры минимизации пф с помощью диаграмм Вейча
Пример 1. Для контроля за возможной деформацией металлической конструкции из-за перегрева в ее различных критических точках установлены четыре термодатчика, обозначенные ТД1, ТД2, ТД3, ТД4. Экспериментальные исследования конструкции показали, что в процессе ее эксплуатации возможны шесть сочетаний сработавших и не сработавших датчиков. При этом деформация конструкции возникала в следующих случаях:
1) сработали ТД4, ТД3 и не сработали ТД2 и ТД1;
2) сработали ТД4, ТД3, ТД2 и ТД1;
3) сработали ТД2 и не сработали ТД4, ТД3 и ТД1;
4) сработали ТД3, ТД2 и ТД1 и не сработал ТД4;
В случаях, когда:
5) сработали ТД4, ТД3, ТД2 и не сработал ТД1;
6) сработали ТД2, ТД1 и не сработали ТД4, ТД3
деформация конструкции не возникала.
Таблица 3.5
№ |
Состояние датчиков |
Деформация конструкции |
|
Сработали |
Не сработали |
||
1 |
ТД4, ТД3 |
ТД2, ТД1 |
Возникала |
2 |
ТД4 ... ТД1 |
Ї |
|
3 |
ТД2 |
ТД4, ТД3, ТД1 |
|
4 |
ТД3, ТД2, ТД1 |
ТД4 |
|
5 |
ТД4, ТД3, ТД2 |
ТД1 |
Не возникала |
6 |
ТД2, ТД1 |
ТД4, ТД3 |
По условию эксплуатации конструкции другие сочетания сработавших и не сработавших датчиков невозможны.
Необходимо спроектировать цифровое логическое устройство, включающее сигнал тревоги, если происходит срабатывание термодатчиков в опасном сочетании.
Обозначим цифровые сигналы на выходе термодатчиков логическими переменными: ТД4→D; ТД3→С; ТД2→В; ТД1→А, а логическую функцию, которую должно реализовать устройство контроля – F.
Составим таблицу истинности, отражающую требуемую логическую функцию (таблица 3.6).
Таблица 3.6
-
(ТД4)
(ТД3)
(ТД2)
(ТД1)
№ набора
D
C
B
A
F
0
0
0
0
0
-
1
0
0
0
1
-
2
0
0
1
0
1
3)
3
0
0
1
1
0
6)
4
0
1
0
0
-
5
0
1
0
1
-
6
0
1
1
0
-
7
0
1
1
1
1
4)
8
1
0
0
0
-
9
1
0
0
1
-
10
1
0
1
0
-
11
1
0
1
1
-
12
1
1
0
0
1
1)
13
1
1
0
1
-
14
1
1
1
0
0
5)
15
1
1
1
1
1
2)
Диаграмма Вейча, отражающая данную таблицу, показана на рисунке 3.2.
Рисунок 3.2
Если будем производить минимизацию по единицам, то в клетки, содержащие прочерки проставим дополнительные единицы.
Основные единицы накрываем тремя контурами: 1-й контур (1I) образуют клетки первой и последней строки, 2-й (1II) - клетки 2-го столбца и 3-й (1III) - 4-го столбца.
Итоговое булево выражение минимизированной ПФ имеет вид
.(3.9)
Это выражение должно быть реализовано цифровым логическим устройством, включающим сигнал тревоги.
Рассматриваемую функцию можно минимизировать и по нулевым значениям (нулям). Для этого доопределяем клетки с номерами 1,6,9 и 11 нулями и накрываем два основных нуля двумя прямоугольниками, включающими два и четыре элемента (нуля). Первый прямоугольник (0I) охватывает клетки с номерами 6,14, второй (0II) – 1,3,11 и 9.
Итоговое булево выражение минимизированной ПФ имеет вид
.(3.10)
Оба выражения (3.9) и (3.10) эквивалентны, и применять следует то из них, которое проще реализуется на конкретном наборе логических элементов (базисе). Этот вопрос будет рассмотрен в следующих лекциях.
Пример 2. Необходимо разработать блок приоритетных прерываний от 2-х внешних устройств: ВУ1 и ВУ2. ВУ с меньшим номером соответствует более высокий приоритет. Упрощенная структура проектируемой системы показана на рисунке 3.3.
Рисунок 3.3
На схеме приняты следующие сокращения: МПС – микропроцессорная система; ВУ – внешнее устройство; БПП – блок приоритетных прерываний; ВТП – вектор текущего прерывания, который с помощью логических переменных в1, в2 описывает возможные состояния МП-системы при обслуживании запросов прерываний от ВУ (таблица 3.7); РТП – регистр текущего прерывания (запоминает значения переменных в1, в2); ЗП1, ЗП2 – запросы прерываний от ВУ1, ВУ2 (описываются переменными б1, б2); ТП – требование прерывания (логическая функция F3); ВЗП – вектор запроса прерывания (отображается комбинацией значений логических функций F1 и F2 (таблица 3.8)).
Таблица 3.7
№ набора |
в1 |
в2 |
ВТП |
0 |
0 |
0 |
ожидание |
1 |
0 |
1 |
обслуживается ВУ1 |
2 |
1 |
0 |
обслуживается ВУ2 |
3 |
1 |
1 |
– |
Таблица 3.8
ВЗП |
F1 |
F2 |
F3 =0 или неопределено |
– |
– |
Запрос от ВУ2 |
1 |
0 |
Запрос от ВУ1 |
0 |
1 |
МП-система периодически проверяет значение сигнала ТП (функция F3). Если ТП=0 (запрос на прерывание отсутствует), то значения функций F1, F2 безразличны и МПС продолжает свою работу. Если ТП=1, то МП-система анализирует значение вектора ВЗП (комбинацию функций F1, F2) и определяет номер запроса прерывания. Так как набор переменных в1=в2=1 невозможен (таблица 3.6), то функции F1, F2, F3 в таких случаях неопределены. Таким образом, задача БПП является реализация трех логических функций F1, F2, F3, каждая из которых определяется значениями четырех логических переменных: б1, б2, в1и в2.
Составим таблицу истинности (таблица 3.9) для названных функций.
Таблица 3.9
|
D |
C |
B |
A |
|
|
|
№ набора |
б1 |
б2 |
в1 |
в2 |
F3 |
F1 |
F2 |
0 |
0 |
0 |
0 |
0 |
0 |
- |
- |
1 |
0 |
0 |
0 |
1 |
0 |
- |
- |
2 |
0 |
0 |
1 |
0 |
0 |
- |
- |
3 |
0 |
0 |
1 |
1 |
- |
- |
- |
4 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
5 |
0 |
1 |
0 |
1 |
0 |
- |
- |
6 |
0 |
1 |
1 |
0 |
0 |
- |
- |
7 |
0 |
1 |
1 |
1 |
- |
- |
- |
8 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
9 |
1 |
0 |
0 |
1 |
0 |
- |
- |
10 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
11 |
1 |
0 |
1 |
1 |
- |
- |
- |
12 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
13 |
1 |
1 |
0 |
1 |
0 |
- |
- |
14 |
1 |
1 |
1 |
0 |
1 |
0 |
1 |
15 |
1 |
1 |
1 |
1 |
- |
- |
- |
Представляем функции F1, F2, F3 диаграммами Вейча (рисунок 3.4)
Для F3 Для F1
Для F2
Рисунок 3.4
Булевы выражения минимизированных ПФ имеют вид:
F3= .(3.11)
F1= .(3.12)
F2= .(3.13)
Полученные выражения (3.11-3.13) имеют вполне конкретное логическое толкование и при наличии определенных навыков могли быть получены без составления таблицы истинности и минимизации ПФ.
Так, если F3=1, а в противном случае F1 и F2 безразличны, то запрос от ВУ1 в виде комбинации F1=0, F2=1 поступит лишь тогда, когда б1=1. Значение б2 безразлично, так как даже при б1=б2=1 все равно б1 имеет более высокий приоритет. Если б1=0, а F3=1, то это значит, что требование прерывания вызвано запросом от ВУ2 (б2=1). При записи выражения (3.11) можно было руководствоваться следующими соображениями. F3=1 в двух случаях. Во-первых, если поступил запрос от ВУ1 (б1=1) и при этом МП-система ожидает запроса либо обслуживает прерывание от ВУ2 (в обоих случаях в2=0, см. таблицу 3.8). Во вторых, если поступил запрос от ВУ2 (б2=1) и при этом МП-сиcтема находится в состоянии ожидания (в1=в2=0). Сказанное соответствует двум составляющим выражения (3.11).
На втором примере мы прошли 2 этапа синтеза комбинационных цифровых электронных устройств:
1. Представление переключательных функций в форме, которая является исходной для выбранного метода минимизации - в нашем случае в виде таблицы истинности и диаграммы Вейча.
2. Получение минимальной ДНФ для каждого выхода комбинационной схемы.