11.4.4 Організація підсистеми введення-виведення

Вхідний контроль:

1. За скільки циклів мікропроцесора можна передати слово через периферійний інтерфейс/таймер МС68230?

2. За скільки циклів мікропроцесора можна прийняти довге слово з периферійного інтерфейса/таймера МС68230?

Рисунок 11.29 – Схема підсистеми пам’яті RAM

Рисунок 11.30 – Підсистема пам’яті на RОM

3. До яких розрядів шини даних МПС підмикаються входи РІ/Т?

4. Чи може таймер у складі РІ/Т викликати переривання роботи МП?

5. Чи можна через РІ/Т обмінюватись даними поміж периферійними пристроями та пам’яттю у режимі ПДП?

6. Якщо у МПС треба зорганізувати два послідовних канали на приймання та три на передавання, скільки ВІС DUART МС68681 має бути задіяно?

Підключення кількох периферійних інтерфейсів-таймерів та їхнє адресування здійснюється аналогічно до підключення банків пам’яті за допомогою декодерів адреси. У якості сигналу дозволу роботи дешифратора адреси використовується сигнал CS230#. На рис. 11.31 подано підключення трьох РІ/Т.

Рисунок 11.31 – Підсистема введення-виведення на трьох РІ/Т

Завдяки наявності тристабільних виводів РІ/Т при побудові підсистеми введення-виведення з кількох ВІС відповідні розряди D7…D0, виводи DTACK можна підмикати, так само, як і входи R/ , CLK та . Сигнали вибору чипа підмикаються з виходів декодера окремо до входів кожного РІ/Т. Виходи портів РА7...РА0, РВ7...РВ0, РС7...РС0, а також виводи Н1, Н2, Н3, Н4 підмикаються до зовнішніх пристроїв через розмикачі, які і на рис. 11.31 зазначено лише для верхньої ВІС.

Побудова підсистеми введення-виведення на ВІС DUART здійснюється аналогічно, а адресний простір для побудови підсистеми можна робити спільним для різних видів інтерфейсів – паралельних та послідовних, якщо їхня кількість невелика.

На рис. 11.32 наведено частину підсистеми введення-виведення, яка є побудована на DUART.

Рисунок 11.32 – Підсистема введення-виведення на двох DUART

Сигнали D7…D0 DUART можна підмикати до шини даних, поєднуючи однакові розряди, так само можна поєднувати сигнали R/ , RESET# та DTACK. На входи різних ВІС подаються у загальному випадку сигнали з декодера адреси; у простому випадку, коли ВІС DUART є лише дві, розряд А18, у протилежних фазах на входи подається поєднаний з сигналом CS681 на логічному елементі ТА.

Виходи двох приймачів RXDA та передавачів TXDA через підсилювачі-формувачі підмикаються до лінії зв’язку, яка підмикає їх до зовнішніх пристроїв (датчиків, вимірювальних приладів тощо).

На рис. 11.33 наведено схему дешифратора, який формує сигнали підтвердження переривань IACK, які надходять на сім пристроїв введення-виведення (PI/T та DUART).

Рисунок 11.33 – Схема формування сигналів IACK

На рис. 11.34 наведено передавання слова через РІ/Т за два цикли шини.

Рисунок 11.34 – Передавання слова через 8-розрядний інтерфейс

Сигнали DTACK# у разі обміну байтами можуть поєднуватись від усіх пристроїв введення-виведення через логічний елемент АБО-НІ і подаватись на входи DSACK1 та AVEC мікропроцесора.

На вхід DSACK0 можна подати рівень логічного нуля для визначення розміру передаваного операнда як байта. Сигнал BERR# формувати не треба через те, що усі розряди шини адрес є задіяні. Режим ПДП не є передбачений, тому на вхід BR мікропроцесора треба подати рівень L1.

Контрольні запитання:

1. Який адресний простір займають три ВІС МС68230?

2. За допомогою якого комбінаційного вузла можна підключити до МПС три ВІС М68230?

3. Який адресний простір для кожної ВІС М68230 виокремлюється у схемі, яку наведено на рис. 11.31?

4. Який адресний простір виокремлюється для кожної ВІС МС68681 у схемі, яку наведено на рис. 11.32?

Контрольні запитання підвищеної складності:

1. Куди надходять сигнали DTACK ВІС МС68230 та ВІС МС68681?

2. Як формуються сигнали DSACK1 та DSACK0, які подаються на входи МП?