- •1)Модели систем и параметры логических элементов.
- •2)Типы выходных каскадов цифровых элементов и узлов.
- •3)Паразитные связи цифровых элементов по цепям питания.
- •4)Вспомогательные элементы цифровых узлов и устройств.
- •5)Приёмы построения узлов и устройств на стандартных цифровых интегральных схем.
- •6)Дешифраторы.
- •7)Шифраторы.
- •8)Мультиплексор
- •9)Демультиплексор
- •11)Компораторы
- •12)Сумматоры
- •13)2-Ыесумматоры с накапливанием суммы, особенности и быстродействие. Схемы и принципы работы сумматора.
- •14)2-10 Сумматоры комбинационного типа.
- •15)Арифметико-логические устройства.
- •16)Одноступенчатые d-тг на логических элементах и-не и одноступенчатые rs-тг, принцип работы, временная диаграмма, уго , d-тг в интегральном исполнении, назначения выводов.
- •18)Синхронные и асинхронные rs-тг 1 и 2 ступенчатые.
- •19)Регистры.
- •19)Классификация регистров, уго, табл. Истинности, наращивание разрядности, универсальные кольцевые регистры сдвига на d u jk - триггерах, примеры схем.
- •20)Регистры в интегральном исполнении, уго, табл. Истинности, наращивание разрядности, построение реверсивных кольцевых регистров сдвига на регистрах в ис.
- •21)Назначение, классификация, характеристики счётчиков
- •22)Синхронные а асинхронные, складывающие и вычитающие счётчики в интегральном исполнении, уго, таблица истинности, временная диаграмма.
- •24)Счётчики на базе регистров сдвига.
- •26) Основные структуры запоминающих устройств
- •27)Озу статического типа.
- •29)Озу динамического типа.
- •30)Микропроцессор и микропроцессорные комплекты.
- •42) Режимы адресации команд та особенности использования.
- •43)Команды передачи управления.
- •44)Этапы программирования мпс. Составление схем алгоритмов.
- •57)Программируемая матричная логика.
- •58)Пмл серии к1556
- •59) Базовые матричные кристаллы
- •60)Классификация базовых матричных кристаллов(бмк).
26) Основные структуры запоминающих устройств
Адресные ЗУ представлены в классификации статическими и динамически ми оперативными устройствами и памятью типа ROM. Многочисленные варианты этих ЗУ имеют много общего с точки зрения структурных схем что делает более рациональным не конкретное рассмотрение каждою ЗУ в полном объеме, а изучение некоторых обобщенных структур с последующим описанием запоминаюшнх элементов для различных ЗУ.
Общность структур особенно проявляется для статических ОЗУ и памяти типа ROM- Структуры динамических ОЗУ имеют свою специфику и россмотрены а § 4 7 Для статических ОЗУ и памяти типа ROM наиболее характерны структуры 2D, 3D и 2DM
Структура 2D
В структуре 2D (рис. 4.3) запоминающие элементы ЗЭ организованы в при моугольную матрицу размерностью М = k < т, где М — информационная емкость памяти в битах; к — число хранимых сяов; m — их разрядность.
(внизу усилитель записи\считывания)
Дешифратор адресного кода DC при наличии разрешающего сигнала CS (Шр Select — сигнала выбора микросхемы) активизирует одну из выхоли н> линий, разрешая одновременный доступ ко всем элементам выбранной строки, хранящей слово, адрес которого соответствует номс-ру строки Элемент одного столбца соединены вертикальной линией — внутренней лишен данных (разрядной линией, линией записи/считывания У Элементы столбца хранят одноименные биты всех слов. Направление обмена опреде ляется усилителями чтения/записи под воздействием сигнала R/W (Read — чтение, Write — запись).
Структура типа 2D применяется лишь в ЗУ малой информационной емкости, т к. при росте емкости проявляется несколько ее недостатков, наибо- jk очевидным из которых является чрезмерное усложнение дешифратора адреса (число выходов дешифратора равно числу хранимых слов)
Структур 3D позволяет резко упростить дешифраторы адреса с помошью двухкоординатной выборки запоминающих элементов. Принцип двухкоординатной выборки поясняется (рис. 4.4, а) на примере ЗУ типа ROM, реализующего только операции чтения данных.
Здесь код адреса разрядностью п делится на две половины, кажлан из которых декодируется отдельно. Выбирается запоминающий элемент, находящийся на пересечении активных линий выколов обоих дешифруй оров. Таких пересечений будет как раз
Суммарное число выходов обоих дешифраторов составляетчто гораздо меньше, чем 2Л при реальных значениях л. Уже для ЗУ небольшой емкости видна эта существенная разница: для структуры 2D при хранении tK слов потребовался бы дешифратор с 1024 выходами, тогда как для структуры типа 3D нужны два дешифратора с 32 выходами каждый. Недостатком структуры 3D в первую очередь является усложнение элементов памяти, имеющих двухкоординатную выборку.
Структура типа 3D, показанная на рис. 4 4, а для ЗУ с одноразрядной организацией, может применяться и в ЗУ с многоразрядной организацией (ркс. 4.4, б), приобретая при этом "трехмерный" характер. В этом случае иг сколько матриц управляются от двух дешифратор®, относительно которых они включены параллельно. Каждая матрица выдает один би-i адресованного с;ова, а число матриц равно разрядности хранимых слов
Структуры типа 3D имеют также довольно ограниченное применение, поскольку в структурах типа 2DM (2D модифицированная) сочетаются достоинства обеих рассмотренных структур — упрощается дешифрация адреса и не требуются запоминающие элементы с двухкоординагной выборкой.
ЗУ типа ROM (рис. 4.5, я) структуры 2DM для матрицы запоминающих эле ментов с адресацией от дешифратора ПСх имеет как бы характер структуры 2D: возбужденный выход дешифратора выбирает целую строку. Однако в отличие от структуры 2D, длина строки не равна разрядност и хранимых слов, а многократно ее превышает. При этом число строк матрицы у мены пае ген и, соответственно, уменьшается число выходов дешифратора Для выбора одной из строк служат не все разряды адресного кода, а их часть Ап Остальные разряды адреса (от А* | до А^) используются, чтобы выбрать необходимое слово из того множества слов, которое содержится в строке. Это выполняется с помощью мультиплексоров, на адресные входы которых подаются коды At-|„. А,. Длина строки равна m2k, где m — разрядность хранимых слов. Из каждого "отрезка" строки длиной 2* мультиплексор выбирает один бит. На выходах мультиплексоров формируется выходное слово. По раз решению сигнала CS, поступающего на входы ОЕ управляемых буферов с тремя состояниями, выходное слово передается на внешнюю шину.