3. Синтез суматорів
Суматор – логічний комбінаційний пристрій, що виконує арифметичне додавання кодів двох n-розрядних слів (чисел). При арифметичному додаванні виконуються й інші додаткові операції: врахування знаків чисел, вирівнювання порядків. Зазначені операції виконуються в арифметико-логічних пристроях (АЛП) чи процесорних елементах, ядром яких є суматори.
Суматори класифікують по різних ознаках.
У залежності від системи числення розрізняють:
двійкові;
двійково-десяткові (у загальному випадку двійково-кодовані);
десяткові.
По кількості одночасно оброблюваних розрядів чисел, що додаються:
однорозрядні;
багаторозрядні.
По числу входів і виходів однорозрядних двійкових суматорів:
чвертьсуматори (елементи “сума по модулю 2”; елементи “виключаюче АБО”), що характеризуються наявністю двох входів, на які подаються два однорозрядних числа, і одним виходом, на якому реалізується їхня арифметична сума;
напівсуматори, що характеризуються наявністю двох входів, на які подаються однойменні розряди двох чисел, і двох виходів: на одному реалізується арифметична сума в даному розряді, а на іншому переніс у наступний (старший) розряд;
повні однорозрядні двійкові суматори, що характеризуються наявністю трьох входів, на які подаються однойменні розряди двох чисел, що додаються, і переніс з попереднього (молодшого) розряду, і двома виходами: на одному реалізується арифметична сума в даному розряді, а на іншому переніс у наступний (старший) розряд.
По способу представлення й обробки чисел, що додаються, багаторозрядні суматори поділяються на:
• послідовні, у яких обробка чисел ведеться по черзі, розряд за розрядом на
тій самій елементній базі;
• паралельні, у яких доданки додаються одночасно по всіх розрядах, і для
кожного розряду є своя елементна база.
Паралельний суматор у найпростішому випадку являє собою n однорозрядних суматорів, послідовно (від молодших розрядів до старших) з’єднаних ланцюгами переносу. Однак така схема суматора характеризується порівняно невисокою швидкодією тому, що формування сигналів суми і переносу в кожному i-му розряді виробляється лише після того, як надійде сигнал переносу з (i-1) – го розряду.
Чвертьсуматор
Найпростішим двійковим сумуючим елементом є чвертьсуматор.
Походження назви цього елемента випливає з того, що він має в два рази менше виходів і в два рази менше рядків у таблиці істинності в порівнянні з повним двійковим однорозрядним суматором. Найбільш вживані назви: елемент “сума по модулю 2” і елемент “виключаюче АБО”. Схема (рис. 1) має два входи а і b для двох доданків, що додаються, й один вихід S для суми. Роботу її відображає таблиця істинності (табл. 3), а відповідне рівняння має вигляд:
Таблиця 3.
a |
b |
S |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
Рис. 1. Графічне позначення чверть суматора
Запишемо рівняння суматора в базисах і-не (2), або-не (3), і, або, ні (4). Для цього скористаємося законами булевої алгебри, а для запису рівняння у відповідних базисах скористаємось законом подвійної інверсії та законом де Моргана (див. табл.3):
Схеми, отримані за рівняннями (2-4), приведені на рис. 2.
Рис. 2. Схеми чверть суматора (на елементах і-ні, або-ні/або,і- ні/або-ні/і)
Напівсуматор (рис. 3) має два входи a і b для двох чисел, що сумуються і два виходи: S – сума, P – переніс. Позначають напівсуматор буквами HS (half sum – напівсума). Роботу його відображає таблиця істинності (табл. 4), а відповідні рівняння мають вигляд:
Рис. 3. Графічне позначення напівсуматора
Таблиця 4– Таблиця істинності напівсуматора
A |
b |
P |
S |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
Рис. 3. Графічне позначення напівсуматора
З рівнянь випливає, що для реалізації напівсуматора потрібно один елемент “виключаюче АБО” і один двовходовий елемент І (рис. 3 б).
Повний однорозрядний двійковий суматор.
Повний однорозрядний двійковий суматор (рис. 4а, 4б) має три входи: a, b для двох доданків і p для переносу з попереднього (молодшого) розряду і два виходи: S – сума, P – переніс у наступний (старший) розряд. Позначають повний двійковий суматор буквами SM. Його роботу відображає таблиця істинності (табл. 5).
Таблиця 5 – Таблиця істинності однорозрядного двійкового суматора
№ |
a |
B |
Р1 |
S |
P |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
2 |
0 |
1 |
0 |
1 |
0 |
3 |
0 |
1 |
1 |
0 |
1 |
4 |
1 |
0 |
0 |
1 |
0 |
5 |
1 |
0 |
1 |
0 |
1 |
6 |
1 |
1 |
0 |
0 |
1 |
7 |
1 |
1 |
1 |
1 |
1 |
Запишемо рівняння виходів для S і для P та мінімізуємо використовуючи закони алгебри логіки:
.
( або теж саме,
.)
.
(або теж саме,
).
Отже, роботу однорозрядного двійкового суматора відображають рівняння (функції перемикання) виду :
та
Після спрощення рівняння для виходів S, P складаємо принципову схему:
Рис. 4а. Графічне позначення повного однорозрядного двійкового суматора.
Рис. 4б. Графічне позначення повного однорозрядного двійкового суматора з використанням напівсуматора.
Приклад. Скласти схему додавання 3-х розрядних двійкових чисел використовуючи одно розрядний суматор.