Моделирование для плис Spartan6
Для проверки полученных схем воспользуемся графическим редактором САПР Xilinx ISE Web Pack и для каждого из вариантов задания смоделируем в нем сложное комбинационное устройство, которое будет иметь 4 выхода, соответствующих полученным в курсовой работе схемам. Работа устройства описывается в модуле VHDL.
Схема 34
Рисунок 15 Схема моделирования сложного комбинационного устройства
Листинг файла Shema34.vhd:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity Shema34 is
Port ( x1 : in STD_LOGIC;
x2 : in STD_LOGIC;
x3 : in STD_LOGIC;
ymdnf : out STD_LOGIC;
ynand : out STD_LOGIC;
ymknf : out STD_LOGIC;
ynor : out STD_LOGIC);
end Shema34;
architecture Behavioral of Shema34 is
begin
-- Реализация схем для варианта со схемой 34
ymdnf<=(not x1 and not x3)or(x1 and not x2); -- по полученной МДНФ
ynand<=((x1 nand x1)nand(x3 nand x3))nand(x1 nand(x2 nand x2)); -- в базисе "И-НЕ"
ymknf<=(x1 or not x3)and(not x1 or not x2); -- по полученной МКНФ
ynor<=(x1 nor(x3 nor x3))nor((x1 nor x1)nor(x2 nor x2)); -- в базисе "ИЛИ-НЕ"
end Behavioral;
Запустив симуляцию созданного проекта, получаем осциллограммы разработанного устройства в симуляторе ISim:
Рисунок 16 Осциллограммы входных и выходных сигналов устройства
Схема 15
Рисунок 17 Схема моделирования сложного комбинационного устройства
Листинг файла Shema15.vhd:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity Shema15 is
Port ( x1 : in STD_LOGIC;
x2 : in STD_LOGIC;
x3 : in STD_LOGIC;
ymdnf : out STD_LOGIC;
ynand : out STD_LOGIC;
ymknf : out STD_LOGIC;
ynor : out STD_LOGIC);
end Shema15;
architecture Behavioral of Shema15 is
begin
-- Реализация схем для варианта со схемой 15
ymdnf<=(not x1 and not x2)or not x3; -- по полученной МДНФ
ynand<=((x1 nand x1)nand(x2 nand x2))nand x3; -- в базисе "И-НЕ"
ymknf<=(not x2 or not x3)and(not x1 or not x3); -- по полученной МКНФ
ynor<=((x2 nor x2)nor(x3 nor x3))nor((x1 nor x1)nor(x3 nor x3)); -- в базисе "ИЛИ-НЕ"
end Behavioral;
Запустив симуляцию созданного проекта, получаем осциллограммы разработанного устройства в симуляторе ISim:
Рисунок 18 Осциллограммы входных и выходных сигналов устройства
Задание без схемы 19
Рисунок 19 Схема моделирования сложного комбинационного устройства
Листинг файла BezShemi19.vhd:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity BezShemi19 is
Port ( X1 : in STD_LOGIC;
X2 : in STD_LOGIC;
X3 : in STD_LOGIC;
X4 : in STD_LOGIC;
Ymdnf : out STD_LOGIC;
Ynand : out STD_LOGIC;
Ymknf : out STD_LOGIC;
Ynor : out STD_LOGIC);
end BezShemi19;
architecture Behavioral of BezShemi19 is
begin
-- Реализация схем для варианта без схемы 19
Ymdnf<=(not X1 and X2 and not X4)or(X2 and not X3 and X4)or(not X1 and not X3); -- по полученной МДНФ
Ynand<=(not X1 nand not(X2 nand not X4))nand not((X2 nand not(not X3 nand X4))nand(not X1 nand not X3)); -- в базисе "И-НЕ"
Ymknf<=(X2 or not X3)and(not X3 or not X4)and(not X1 or X2)and(not X1 or X4); -- по полученной МКНФ
Ynor<=(X2 nor not X3)nor not((not X3 nor not X4)nor not((not X1 nor X2)nor(not X1 nor X4))); -- в базисе "ИЛИ-НЕ"
end Behavioral;
Запустив симуляцию созданного проекта, получаем осциллограммы разработанного устройства в симуляторе ISim:
Рисунок 20 Осциллограммы входных и выходных сигналов устройства
Из полученных осциллограмм видно, что значения логических функций на выходе каждого устройства совпадают с исходными таблицами истинности для каждого варианта соответственно (и в разных базисах для каждой схемы работают идентично), что подтверждает корректность работы разработанных модулей, состоящих из полученных в ходе выполнения курсовой работы схем.
Москва 2024