5 Устройство 2или-не

5.1 Таблица истинности

В таблице 5.1 представлена таблица истинности для данного устройства.

Таблица 5.1 - Таблица истинности

Вход A4	Вход B4	Выход C4
0	0	1
1	0	0
0	1	0
1	1	0

5.2 Формула

Формула для логического элемента 2ИЛИ-НЕ: C4 =

5.3 Функциональная схема

Функциональная схема для элемента 2ИЛИ-НЕ представлена на рисунке 5.3.1.

Рисунок 5.3.1 – Функциональная схема элемента 2ИЛИ-НЕ

5.4 Код на HDL

Код для элемента 2ИЛИ-НЕ представлен ниже:

library ieee;

use ieee.std_logic_1164.all;

entity Vhd is

port (

A4: in std_logic;

B4: in std_logic;

C4: out std_logic

);

end;

architecture Vhd of LAB1 is

begin

C4 <= A4 nor B4;

end;

5.5 Моделирование

Результат моделирования схемы в режиме Timing представлен на рисунке 5.5.1

Рисунок 5.5.1 – Результат моделирования схемы 2ИЛИ-НЕ в режиме Timing

Результат моделирования схемы в режиме Functional представлен на рисунке 5.5.2

Рисунок 5.5.2 – Результат моделирования схемы 2ИЛИ-НЕ в режиме Functional

Из результата моделирования можем увидеть, что результаты идентичны таблице истинности.

6 Устройство согласно варианту №7

6.1 Таблица истинности

Таблица истинности для выражения F= представлена в таблице 1.

Таблица 1 – Таблица истинности

Входы					Выход
W	X	Y	Z	F
0	0	0	0	0
0	0	0	1	1
0	0	1	0	0
0	0	1	1	0
0	1	0	0	0
0	1	0	1	0
0	1	1	0	0
0	1	1	1	1
1	0	0	0	1
1	0	0	1	1
1	0	1	0	1
1	0	1	1	1
1	1	0	0	1
1	1	0	1	1
1	1	1	0	1
1	1	1	1	1

6.2 Формула

Формула для выражения для выражения, заданного вариантом:

F =

6.3 Функциональная схема

Функциональная схема для выражения F = представлена на рисунке 6.3.1.

Рисунок 5.3.1 – Функциональная схема для выражения F =

6.4 Код на HDL

Код для выражения F = представлен ниже:

library ieee;

use ieee.std_logic_1164.all;

entity Vhdl1 is

port (

X: in std_logic;

Y: in std_logic;

F: out std_logic;

Z: in std_logic;

W: in std_logic

);

end;

architecture lab1 of Vhdl1 is

begin

F <= (not(X xor Y)and Z) or W;

end;