Министерство науки и высшего образования Российской Федерации

Федеральное государственное бюджетное образовательное учреждение высшего образования

«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)

Кафедра комплексной информационной безопасности электронно-вычислительных систем (КИБЭВС)

ИЗУЧЕНИЕ РАБОТЫ РЕГИСТРОВ

Отчет по лабораторной работе №6

по дисциплине «Электроника и схемотехника»

Вариант №7

Студент гр. 739-1

Климанов М. Д.

23.05.2021

Руководитель

Доцент БИС

___________ Мальчуков А. Н.

23.05.2021

Томск 2021

Цель работы

Изучить регистры, их принципы построения и работы.

Постановка задачи

Для 7 варианта необходимо составить таблицы функционирования для схем согласно варианту. Далее, нужно собрать схемы: SISO (со сдвигом вправо, параллельной асинхронной загрузкой данных, асинхронным сбросом, на 12 разрядов), универсальный регистр (с параллельной, синхронной загрузкой данных, c выдачей информации последовательным кодом, сдвигом влево, асинхронным сбросом, на 12 разрядов), PIPO (четырнадцатиразрядный регистр, с параллельной синхронной записью и параллельной выдачей данных, с возможностью асинхронного сброса данных). Промоделировать работу всех схем в двух режимах. Провести анализ результатов моделирования разных режимов. Сверить результаты моделирования с составленными таблицами функционирования. Повторить тоже самое только для описания устройств вместо схем на холстах .bdf использовать язык описания аппаратуры System Verilog. Написать выводы о проделанной работе.

1. Регистр типа siso

1.1 Таблица функционирования

В таблице 1 представлены комбинации нулей и единиц, которые может обработать схема.

Таблица 1 – Регистр типа SISO

SISO

№ сигнала

Входы

Выход

vhod11

vhod10

vhod9

vhod8

vhod7

vhod6

vhod5

vhod4

vhod3

vhod2

vhod1

vhod0

L

Res

Z

1

B0

X

X

X

X

X

X

X

X

X

X

X

0

0

0

2

B1

X

X

X

X

X

X

X

X

X

X

X

0

0

0

3

B2

X

X

X

X

X

X

X

X

X

X

X

0

0

0

4

B3

X

X

X

X

X

X

X

X

X

X

X

0

0

0

5

B4

X

X

X

X

X

X

X

X

X

X

X

0

0

0

6

B5

X

X

X

X

X

X

X

X

X

X

X

0

0

0

7

B6

X

X

X

X

X

X

X

X

X

X

X

0

0

0

8

B7

X

X

X

X

X

X

X

X

X

X

X

0

0

0

9

B8

X

X

X

X

X

X

X

X

X

X

X

0

0

0

10

B9

X

X

X

X

X

X

X

X

X

X

X

0

0

0

11

B10

X

X

X

X

X

X

X

X

X

X

X

0

0

B0

12

B11

X

X

X

X

X

X

X

X

X

X

X

0

0

B1

13

B12

X

X

X

X

X

X

X

X

X

X

X

0

0

B2

14

B13

X

X

X

X

X

X

X

X

X

X

X

0

0

B3

15

B14

X

X

X

X

X

X

X

X

X

X

X

0

0

B4

16

B15

X

X

X

X

X

X

X

X

X

X

X

0

0

B5

17

B16

X

X

X

X

X

X

X

X

X

X

X

0

0

B6

18

D11

D10

D9

D8

D7

D6

D5

D4

D3

D2

D1

D0

1

X

D0

19

В17

X

X

X

X

X

X

X

X

X

X

X

0

0

D1

20

В18

X

X

X

X

X

X

X

X

X

X

X

0

0

D2

21

В19

X

X

X

X

X

X

X

X

X

X

X

0

0

D3

22

В20

X

X

X

X

X

X

X

X

X

X

X

0

0

D4

23

В21

X

X

X

X

X

X

X

X

X

X

X

0

0

D5

24

В22

X

X

X

X

X

X

X

X

X

X

X

0

0

D6

25

В23

X

X

X

X

X

X

X

X

X

X

X

0

0

D7

26

В24

X

X

X

X

X

X

X

X

X

X

X

0

0

D8

27

В25

X

X

X

X

X

X

X

X

X

X

X

0

0

D9

28

X

X

X

X

X

X

X

X

X

X

X

X

0

1

0

1.2 ФУНКЦИОНАЛЬНАЯ СХЕМА

Двенадцатиразрядный регистр SISO со сдвигом вправо, параллельной, асинхронной загрузкой, синхронным сбросом представлен на рисунке 1.

Рисунок 1 – SISO, функциональная схема

1.3 МОДЕЛИРОВАНИЕ

На рисунках 2, 3 представлено моделирование в двух режимах.

Рисунок 2 – Моделирование в режиме Timing

Рисунок 3 – Моделирование в режиме Functional

1.4 КОД НА VHDL

На рисунке 4 представлен код на языке System Verilog для SISO.

Рисунок 4 – Код для SISO на языке System Verilog

1.5 СХЕМА ИЗ RTL VIEWER ДЛЯ КОДА HDL

На рисунках 5-6 представлена схема, которую собрала программа на основе написанного кода, приведенного в предыдущем пункте.

Рисунок 5 – Схема из RTL viewer, часть 1

Рисунок 6 – Схема из RTL viewer, часть 2

1.6 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО HDL КОДОМ

На рисунках 7, 8 представлен результат моделирования схемы, описанной на языке System Verilog.

Рисунок 7 – Моделирование, System Verilog, Timing

Рисунок 8 – Моделирование, System Verilog, Functional

Все значения совпадают с таблицей функционирования.

2. УНИВЕРСАЛЬНЫЙ РЕГИСТР