На поведенческом
module ex_10(
input [3:0]a, [3:0]b,
output [4:0]sum, [3:0]diff
);
assign sum = a + b;
assign diff = a – b;
endmodule
Битовые логические операции на языке Verilog.
Битовые логические операции
Битовые операции в Verilog выглядят так же, как и в языке C. Каждый бит результата вычисляется отдельно соответственно битам операндов. Пример:
module simple_bit_logic (
operandA, operandB,
out_bit_and, out_bit_or, out_bit_xor, out_bit_not);
//два входных 8-ми битных операнда
input [7:0] operandA, operandB;
//Выходы для битовых (bit-wise) логических операций
output [7:0] out_bit_and, out_bit_or, out_bit_xor, out_bit_not;
assign out_bit_and = operandA & operandB; //И
assign out_bit_or = operandA | operandB; //ИЛИ
assign out_bit_xor = operandA ^ operandB; //исключающее ИЛИ
assign out_bit_not = ~operandA; //НЕ
endmodule
Операторы отношения и сравнения на языке Verilog.
Операции отношения
Следующие примеры иллюстрируют операторы отношения:
a < b a меньше чем b;
a > b a больше чем b;
a <= b a меньше или равно b;
a >= b a больше или равно b;
Все эти выражения возвращают лог.0 если приведенное отношение ложно (false) или лог.1 если отношение истинно (true). Если один из операндов имеет неопределенное значение, то и результат будет неопределен. Все операторы отношения имеют одинаковый приоритет и более низкий, чем приоритет арифметических операторов. Следующий пример иллюстрирует смысл этого правила:
a < size -1 // Эта конструкция идентична
a < (size -1) // этой, но
size – (1 < a) // эта конструкция отличается
size – 1 < a // от этой
Заметим, что в конструкции size – (1 < a) операция отношения вычисляется первой, а затем результат (0 или 1) вычитается из переменной size. В следующем же выражении сначала size уменьшается на 1, а затем результат сравнивается с а.
Операторы сравнения
Операторы сравнения имеют более низкий приоритет, чем операторы сравнения. В следующем примере иллюстрируются операторы сравнения.
a = = = b // a равно b, включая x
a != = b // a не равно b, включая x
a = = b // a равно b, результат может быть неизвестен
a ! = b // a не равно b, результат может быть неизвестен
Все четыре оператора имеют одинаковый приоритет. Они сравнивают операнды бит в бит, и заполняют нулями в случае если операнды имеют различную разрядность. Так же как и операторы отношения они возвращают 0 если false и 1 если true. Если хотя бы один операнд содержит x, то операции == и != возвращают неопределенное значение. Операции === и !== сравнивают операнды с учетом x, поэтому всегда возвращают либо 0, либо 1.
Создание на САПР Quartus II логического элемента 2AND-NOT с использованием языка описания аппаратуры Verilog.
module AND_NOT_2(
input a_in, b_in,
output c_out
);
assign c_out = ~( a_in & b_in );
endmodule
Always-блоки, синтез операторов if и case на языке Verilog.
Процесс-блоки (always-блоки)
Блоки подобного типа здесь названы в силу того, что они реализуют некий процесс, который может повторятся многократно. В литературе их часто называют always-блоками по ключевому слову, определяющему такой блок.
Для описания поведенческого блока используется следующий синтаксис:
always @(<sensitivity_list>) <statements>
<sensitivity_list> – это список всех входных сигналов, к которым чувствителен блок. Это список входных сигналов, изменение которых влияет выходные сигналы этого блока. "Always" переводится как "всегда". Такую запись можно прочитать вот так: "Всегда выполнять выражения <statements> при изменении сигналов, описаных в списке чувствительности <sensitivity list>". Если указать список чувствительности неверно, то это не должно повлиять на синтез проекта, но может повлиять на его симуляцию. В списке чувствительности имена входных сигналов разделяются ключевым словом "or": always @(a or b or d) <statements>
Иногда гораздо проще и надежней включать в список чувствительности все сигналы. Это делается так: always @* <statements>
Тогда исправляя выражения в <statements> вам не нужно задумываться об изменении списка чувствительности. При описании выражений внутри поведенческих блоков комбинаторной логики, с правой стороны от знака равенства, как и раньше, можно использовать типы сигналов wire или reg, а вот с левой стороны теперь используется только тип reg:
reg [3:0] c; always @(a or b or d) begin c = <выражение использующее входные сигналы a,b,d>; end
Синтаксис оператора if
Оператор ветвления if широко применяется для реализации элементов регистровой логики, таких как регистры данных, сдвига, счетчиков, цифровых автоматов и т.д. Синтаксис этого оператора очень похож на синтаксис в языке С. Общий вид оператора выглядит так:
if (<cond_expr1>)
[begin]
<statements>;
[end]
else if (<cond_expr2>)
[begin]
<statements>;
[end]
else
[begin]
<statements>;
[end]
Обязательной ветвью в этом операторе является ветвь после ключевого слова if. Ветви else if и else добавляются если они необходимы. Условные выражения cond_expr принимают значения true (результат cond_expr отличен от нуля) или false (результат равен нулю). Логика выполнения оператора следующая: если выполняется условие cond_expr1 (cond_expr1 != 0), то выполняется ветвь под оператором if, а остальные ветви пропускаются. Когда условие не выполняется (cond_expr1 == 0), осуществляется проверка условия cond_expr2. Ветвей else if в операторе может быть несколько. Если не выполняется предыдущее условие, то выполняется следующее. Когда не выполнилось ни одно из условий, управление передается ветви else (если она есть). Когда эта ветвь отсутствует, осуществляется выход из оператора. Ключевые слова begin – end обозначают границы последовательных блоков. Если в ветви только одно выражение, эти ключевые слова можно опустить. Ветви if, else if и else иногда называют параллельными в том смысле, что всегда выполняется только одна из них. Операторы if могут быть вложенными – внутри одной ветви оператора вполне может быть размещен другой оператор if.
Синтаксис операторов case
Синтаксис оператора case выглядит так:
case (<cond_expr>)
<const_cond_1> : <statement>;
<const_cond_2> : <statement>;
* * *
<const_cond_n> : <statement>;
[default : <statement>;]
endcase
В этом операторе результат cond_expr по порядку сравнивается с константными условиями const_cond. В случае совпадения результата с одним из выражений, выполняется выражение statement соответствующее этому константному условию. Если не выполнилось ни одно из условий, то выполняется ветвь под ключевым словом default (если она есть – в противном случае не выполняется ни одно из выражений). Завершается оператор ключевым словом endcase.
*Примечание:
1. Ответ на вопросы 1 и 2 настоящего перечня в конспекте лекций «Компьютерное моделирование и реализация цифровых систем» (Часть II: Микропроцессорные системы).
2. Билет для экзамена будет включать два вопроса:
Первый вопрос из настоящего Перечня.
Второй вопрос : задача с использованием языка Verilog.