Топологический эскиз цепи ускорения переноса
P1 |
P2 |
P3 P4 |
Сin |
Сinner
Сout
Топологический эскиз цепи ускорения переноса
Топологические эскизы тетрад сумматоров
≈20%
Тетрада сумматоров на манчестерской цепочке |
Тетрада сумматоров на манчестерской цепочке с ускорением |
Моделирование схемы манчестерской цепочки с ускорением в системе OrCAD
Схема прохождения сигнала
Время прохождения сигнала от входа к выходу ячейки
Схема прохождения сигнала с
1,5 нс
ускорением
Схема, состоящая из 4 каскадов |
3 нс |
Результаты моделирования
Схема ячейки манчестерской цепочки с ускорением в системе OrCAD
Топологические эскизы базовых ячеек (тетрады)
Базовые ячейки состоит из элементов:
•Сумматоры
•Мультиплексоры
•Триггеры
•Схема ускорения
Топологический эскиз базовой ячейки без цепи ускорения (слева) и топологический эскиз базовой ячейки с цепью ускорения (справа)
≈6%
Электрическая параметризация
Возможность изменения параметров транзистора
Фрагмент эскиз буферов управляющих работой строки
Структурная параметризация |
× разрядность делителя |
|
разрядность делимого |
|
× разрядность результата |
128×128×1
16×16×1 |
32×8×24 |
128×8 |
×120 |
Технологическая
параметризация
конвейерный матричный делитель разрядности 16×16 на основе манчестерской цепочки с ускорением в 1.2-микронной КМОП-технологии
конвейерный матричный делитель разрядности 16×16 на основе манчестерской цепочки с ускорением в 6-микронной КМОП-технологии
Схемо-топологическая параметризация
Фрагмент конвейерного матричного делителя на |
Фрагмент конвейерного матричного делителя на |
манчестерской цепочке |
манчестерской цепочке с ускорением |
Направления дальнейшего развития
•Другие схемные решения сумматоров
•Другие конвейерные устройства (умножитель, извлечения корня и др.)
•Сравнение конвейерных матричных устройств с репликационными устройствами
Результаты
•Выполнена оптимизация структурно-топологической организации конвейерного матричного делителя
•Разработана библиотека ячеек
•Разработана цепь ускорения переноса
•Разработан специализированный кремниевый компилятор конвейерного матричного делителя с комплексной параметризацией
Результаты используются в кафедральных исследованиях по потоковой обработки информации, внедряются в учебный процесс
Подготовлен материал для публикации в «Известиях «ЛЭТИ»