21
3.4 КОД НА HDL
На рисунке 3.4.1 представлен код схемы, описанной на языке VHDL
Рисунок 3.4.1 – Код схемы на VHDL
22
3.5 СХЕМА ИЗ RTL VIEWER ДЛЯ КОДА HDL
На рисунке 3.5.1 представлена схема из RTL viewer.
Рисунок 3.5.1 – Схема из RTL viewer
23
3.6 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ
HDL
На рисунках 3.6.1 – 3.6.3 показаны результат моделирования с задержками, требуемые для исследования длительности единицы и длительности нуля.
Рисунок 3.6.1 – Результат моделирования для исследования в режиме Timing
Рисунок 3.6.2 – Результат моделирования для исследования в режиме Timing
Рисунок 3.6.3 – Результат моделирования для исследования в режиме Timing
Длительность единицы: 1226,261 нс – 918,844 нс = 307,417 нс Длительность нуля: 1538,844 нс – 1226,261 нс = 312,583 нс Данные длительности совпадают в пределах погрешностей с теми,
которые были получены в результате расчётов.
24
На рисунках 3.6.4 – 3.6.6 представлены результат моделирования без задержек, требуемые для исследования длительности единицы и длительности нуля.
Рисунок 3.6.4 – Результат моделирования в режиме Functional
Рисунок 3.6.5 – Результат моделирования в режиме Functional
Рисунок 3.6.6 – Результат моделирования в режиме Functional
Длительность единицы: 510 нс – 250 нс = 260 нс Длительность нуля: 570 нс – 510 нс = 260 нс
Данные длительности совпадают с теми, которые были получены в результате расчётов.
25
4 УСТАНОВКА ЗАДЕРЖКИ
4.1 НЕОБХОДИМЫЕ РАСЧЁТЫ ДЛЯ ПОСТРОЕНИЯ СХЕМЫ
Fвх = 50 МГц – Входная частота.
Твх = 1/Fвх = 20 нс – Период входного сигнала.
Tзад = 0.54 мкс = 540 нс – Период задержки (длительности нуля и единицы).
M = (Т1+ Т0)/ Tвх = 28 – Модуль счёта.
26
4.2 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 4.2.1 представлена функциональная схема,
устанавливающая задержку.
Рисунок 4.2.1 – Функциональная схема
27
4.3 МОДЕЛИРОВАНИЕ
На рисунках 4.3.1 – 4.3.3 показаны результат моделирования с задержками, требуемые для исследования длительности единицы и длительности нуля.
Рисунок 4.3.1 – Результат моделирования для исследования в режиме Timing
Рисунок 4.3.2 – Результат моделирования для исследования в режиме Timing
Рисунок 4.3.3 – Результат моделирования для исследования в режиме Timing
28
Длительность нуля(задержка): 1105,5 нс – 565,5 нс = 540 нс Длительность единицы: 1105,5 нс – 1125,5 нс = 20 нс Данные длительности совпадают с теми, которые были получены в
результате расчётов.
На рисунках 4.3.4 – 4.3.6 представлены результат моделирования без задержек, требуемые для исследования длительности единицы и длительности нуля.
Рисунок 4.3.4 – Результат моделирования для исследования в режиме
Functional
Рисунок 4.3.5 – Результат моделирования для исследования в режиме
Functional
29
Рисунок 4.3.6 – Результат моделирования для исследования в режиме
Functional
Длительность нуля(задержка): 1100 нс – 560 нс = 540 нс Длительность единицы: 1120 нс – 1100 нс = 20 нс
Данные длительности совпадают с теми, которые были получены в результате расчётов.
30
4.4 КОД НА HDL
На рисунке 4.4.1 представлен код схемы, описанной на языке VHDL.
Рисунок 4.4.1 – Код схемы на VHDL