2.12 Схема из RTL viewer для кода HDL масштабируемого устройства
На рисунке 2.11 представлена схема из RTL viewer для кода на VHDL.
Рисунок 2.11 - Схема из RTL viewer
2.13 Моделирование масштабируемого устройства, описанного кодом
HDL
На рисунке 2.12 представлено моделирование дешифратора 4–16,
описанного на VHDL.
21
Рисунок 2.12 – Моделирование дешифратора 4–16 (Timing)
Последовательность входных сигналов и сигналы на выходе
соответствуют таблице истинности.
22
3ПРИОРИТЕТНЫЙ ШИФРАТОР 6–3
3.1Таблица истинности
Приоритетные шифраторы выполняют более сложную операцию. При работе компьютера и в других устройствах часто решается задача определения приоритетного претендента на пользование каким-либо ресурсом. Несколько конкурентов выставляют свои запросы на обслуживание, которые не могут быть удовлетворены одновременно. Нужно выбрать того, кому предоставляется право первоочередного обслуживания.
Приоритетный шифратор вырабатывает на выходе двоичный номер старшего запроса. Отсюда следует, что при наличии всего одного возбужденного входа приоритетный шифратор работает так же, как и двоичный.
В таблице 3.1 представлена таблица истинности устройства.
Таблица 3.1 – Таблица истинности HPRI 6–3
|
|
|
Входы |
|
|
|
|
|
|
|
|
Выходы |
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
E |
|
|
|
x |
|
|
|
|
|
|
|
a |
|
|
G |
E0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
5 |
4 |
|
3 |
|
2 |
|
1 |
|
0 |
|
2 |
1 |
|
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
x |
|
x |
|
x |
|
x |
|
x |
|
1 |
0 |
|
1 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
1 |
|
x |
|
x |
|
x |
|
x |
|
1 |
0 |
|
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
0 |
|
1 |
|
x |
|
x |
|
x |
|
0 |
1 |
|
1 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
0 |
|
0 |
|
1 |
|
x |
|
x |
|
0 |
1 |
|
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
0 |
|
0 |
|
0 |
|
1 |
|
x |
|
0 |
0 |
|
1 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
0 |
|
0 |
|
0 |
|
0 |
|
1 |
|
0 |
0 |
|
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
0 |
|
0 |
|
0 |
|
0 |
|
0 |
|
0 |
0 |
|
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
x |
x |
|
x |
|
x |
|
x |
|
x |
|
0 |
0 |
|
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
3.2 |
|
Формула |
|
|
|
|
|
|
|||
По таблице истинности 3.1 составим формулы на базисе И,ИЛИ,НЕ.
23
|
0 |
= (( |
) |
( |
̅̅̅ ̅̅̅ |
) ( |
|
|
̅̅̅ ̅̅̅ |
|
̅̅̅ |
̅̅̅)) |
|||||||||||||||
|
|
|
|
5 |
|
|
|
|
3 |
|
4 |
5 |
|
1 |
|
2 |
3 |
|
|
4 |
|
|
5 |
|
|||
|
|
|
|
= (( |
|
̅̅̅ ̅̅̅) |
( |
|
̅̅̅ |
̅̅̅ |
̅̅̅)) |
|
|
|
|||||||||||||
|
|
1 |
|
|
|
|
|
3 |
|
|
4 |
5 |
|
2 |
|
|
|
3 |
4 |
|
|
5 |
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
= (( ) ( |
|
̅̅̅)) |
|
|
|
|
|
|
|
|||||||||
|
|
|
|
|
|
|
|
|
|
|
|
5 |
|
4 |
|
|
5 |
|
|
|
|
|
|
|
|
||
= (( |
) |
( |
|
̅̅̅ |
) |
( |
̅̅̅ |
̅̅̅ |
) ( |
̅̅̅ |
|
̅̅̅ |
̅̅̅ |
) |
|||||||||||||
|
|
5 |
|
|
4 |
|
|
5 |
|
|
3 |
4 |
5 |
|
|
|
2 |
3 |
|
4 |
|
5 |
|
||||
|
|
( |
̅̅̅ |
̅̅̅ |
̅̅̅ |
̅̅̅) ( |
|
̅̅̅ |
̅̅̅ |
̅̅̅ |
|
̅̅̅ |
̅̅̅)) |
||||||||||||||
|
|
|
|
1 |
|
2 |
|
|
3 |
|
4 |
5 |
|
|
0 |
1 |
2 |
|
3 |
|
|
4 |
5 |
||||
|
|
|
|
|
0 = ̅̅̅ |
̅̅̅ ̅̅̅ ̅̅̅ |
̅̅̅ |
̅̅̅ |
|
|
|
|
|
|
|||||||||||||
|
|
|
|
|
|
|
|
|
|
|
0 |
|
1 |
|
2 |
|
3 |
|
4 |
5 |
|
|
|
|
|
|
|
3.3Функциональная схема
На рисунке 3.1 представлена функциональная схема устройства HPRI 6–
3.
Рисунок 3.1 – Функциональная схема HPRI 6–3
Схема полностью соответствует формулам и выполнена на базисе ИЛИ-
НЕ.
3.4Моделирование
На рисунке 3.2 и 3.3 представлено моделирование приоритетного шифратора 6–3.
24
Рисунок 3.2 – Моделирование HPRI 6–3 (Timing)
Рисунок 3.3 – Моделирование HPRI 6–3 (Functional)
Моделирование соответствует таблице истинности.
3.5Код на HDL
На рисунке 3.4 представлено описание устройство на VHDL.
25
Рисунок 3.4 – HPRI 6–3 на VHDL
Программа работает аналогично функциональной схеме.
3.6Схема из RTL viewer для кода HDL
На рисунке 3.5 представлена схема из RTL viewer для кода на VHDL.
Рисунок 3.5 – Схема из RTL viewer
3.7Моделирование устройства, описанного кодом HDL
26
На рисунке 3.6 представлено моделирование HPRI 6–3, описанного на
VHDL.
Рисунок 3.6 – Моделирование HPRI 6-3 (Timing)
Последовательность входных сигналов и сигналы на выходе
соответствуют таблице истинности.
27
Заключение
В процессе выполнения работы были построены схемы для элементов
CD 4–2, DC 3–8, HPRI 6–3, масштабируемых устройств СD 8–3 и DC 16-4, а
также описаны на VHDL. Оба варианта были промоделированы.
28