2 Семестр / Отчеты / 12 варик / От_ЛР2_данные_удалены

Рисунок 1.11 - Схема из RTL viewer

1.13 Моделирование масштабируемого устройства, описанного кодом

HDL

На рисунке 1.12 представлено моделирование шифратора 8–3,

описанного на VHDL.

Рисунок 1.12 – Моделирование шифратора 8–3 (Timing)

Последовательность входных сигналов и сигналы на выходе соответствуют таблице истинности.

11

2 ДЕШИФРАТОР 3–8

2.1Таблица истинности

Двоичным дешифратором или декодером (от англ. слова decoder) чаще всего называют кодирующее устройство, преобразующее двоичный код в код

«1 из ». Из всех выходов дешифратора активный уровень имеется только на одном, а именно на том, номер которого равен поданному на вход двоичному числу. На всех остальных выходах дешифратора уровни напряжения неактивные.

По мимо информационных входов дешифратор может иметь и управляющие входы . При активном состоянии разрешающего входа дешифратор работает в обычном режиме, но если состояние пассивное, то на выходах дешифратора будет одинаковый сигнал (либо все 1, либо все 0).

В таблице 2.1 представлена таблица истинности для устройства DC 3–8.

Таблица 2.1 – Таблица истинности DC 3–8

По таблице истинности 2.1 составим формулы:

0 = 0 1 2

1 = 0 1 2

12

2 = 0 1 2

3 = 0 1 2

4 = 0 1 2

5 = 0 1 2

6 = 0 1 2

7 = 0 1 2

Базисным элементом является ИЛИ-НЕ, преобразуем полученные формулы:

0 = 0 1 2

1 = 0 1 2

2 = 0 1 2

3 = 0 1 2

4 = 0 1 2

5 = 0 1 2

6 = 0 1 2

7 = 0 1 2

2.3Функциональная схема

На рисунке 2.1 представлена функциональная схема устройства.

13

Рисунок 2.1 – Дешифратор 3–8

Схема полностью соответствует формулам и выполнена на базисе И-НЕ.

2.4Моделирование

На рисунках 2.2 и 2.3 представлено моделирование дешифратора 3–8.

Рисунок 2.2 – Моделирование дешифратора 3–8 (Timing)

14

Рисунок 2.3 – Моделирование дешифратора 3–8 (Functional)

Моделирование соответствует таблице истинности.

2.5Код на HDL

На рисунке 2.4 представлено описание устройство на VHDL.

Рисунок 2.4 – Дешифратор 3–8 на VHDL

15

Программа работает аналогично функциональной схеме.

2.6Схема из RTL viewer для кода HDL

На рисунке 2.5 представлена схема из RTL viewer для кода на

VHDL.

Рисунок 2.5 – Схема из RTL viewer

2.7Моделирование устройства, описанного кодом HDL

На рисунке 2.6 представлено моделирование дешифратора 3–8,

описанного на VHDL.

16

Рисунок 2.6 – Моделирование дешифратора 3–8 (Timing)

Последовательность входных сигналов и сигналы на выходе

соответствуют таблице истинности.

2.8Таблица истинности масштабируемого устройства

Втаблице 2.2 представлена таблица истинности для устройства DC 4–

16.

17

Таблица 2.2 – Таблица истинности DC 4–16

2.9Функциональная схема масштабируемого устройства

На рисунке 2.7 представлена функциональная схема устройства DC 4–

16.

18

Рисунок 2.7 – Дешифратор 4–16

Для построения схемы устройства использовались сохраненные в качестве символа дешифраторы 3–8.

2.10 Моделирование масштабируемого устройства

На рисунках 2.8 и 2.9 представлено моделирование дешифратора 4–16.

Рисунок 2.8 – Моделирование дешифратора 4–16 (Timing)

19

Рисунок 2.9 – Моделирование дешифратора 4–16 (Functional)

2.11 Код на HDL масштабируемого устройства

На рисунке 2.10 представлено описание устройства на VHDL.

Рисунок 2.10 – Дешифратор 4–16 на VHDL 20