- •Введение
- •1 Описание структурной схемы микропроцессорной системы управления объектом
- •1.1 Микропроцессорный модуль (мпм)
- •1.2 Программируемый параллельный адаптер (ппа)
- •1.3 Программируемый интервальный таймер (пит)
- •2 Описание основных элиментов системы
- •2.1 Микропроцессор i82386sx
- •2.2 Шинные формирователи адреса и данных кр1533ап6
- •2.3 Контролер прерывания i8259a
- •2.4 Параллельно-программируемый адаптер кр580вв55
- •2.5 Программируемый интервальный таймер кр580ви53
- •2.6 Оперативное запоминающее устройство as7c 1026-15tc
- •2.7 Постоянное запоминающее устройство at27c1024
- •2.8 Системный контролер
- •2.9 Реализация дша озу и пзу, увв
- •3 Описание электрической принципиальной схемы
- •4 Описание блок схемы алгоритма работы программы
- •5 Распределение адресного пространства устройств ввода-вывода
- •6 Оценка емкости пзу и озу
- •7 Расчет потребляемого тока
- •8 Описание реализуемой программы
- •Заключение
- •Список литературы
2.7 Постоянное запоминающее устройство at27c1024
ПЗУ предназначено для постоянного хранения программы. Чтение информации из микросхемы задается сигналами, поступающими на управляющие входы со схемы управления. Графическое обозначение микросхемы приведено на рисунке 2.8.
Рисунок 2.8 – УГО ПЗУ AT27C1024
Назначение сигналов ПЗУ AT27C1024:
-
СЕ – Выбор микросхемы памяти (ОЗУ или ПЗУ)
-
OE – Разрешение чтения
-
GND – Общий
-
VCC, VPP – Напряжение питания
-
А[0:15] – Адресные входы
-
DO[0:15] – Шина данных
2.8 Системный контролер
Основное назначение системного контроллера (СК) - формирование управляющих сигналов МПС, а именно – сигналов чтения/записи памяти и УВВ, а также сигнала подтверждения прерывания.
Рисунок 2.9 – Реализация системного контролера
Для реализации СК использована схема ПЗУ КР556РТ181, счетчик СТ2 КР1533 ИЕ19, триггер, инверторы. В таблице 1 приведён пример прошивки ПЗУ для реализации системного контроллера для циклов подтверждения прерывания и чт./записи УВВ.
Таблица 1 – Прошивка ПЗУ для реализации системного контроллера
|
|
A4 |
A3 |
A2 |
A1 |
A0 |
D4 |
D3 |
D2 |
D1 |
D0 |
|
M/IO# |
D/C# |
W/R# |
A1 |
A0 |
MEMW# |
MEMR# |
IOW# |
IOR# |
INTA# |
Подтв. прер. |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
|
0 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
|
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
|
Чт. УВВ |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
|
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
|
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
|
Зп. УВВ |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
|
0 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
|
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |