ется за счет срабатывания как по переднему, так и по заднему фронтам задающего тактового сигнала. Таким образом, каждый ALU-модуль способен выполнить до двух целочисленных операций за один рабочий такт процессора.

Эффективность конвейера резко снижается из-за необходимости его перезагрузки при выполнении условных ветвлений, когда требуется произвести очистку всех предыдущих ступеней и выбрать команду из другой ветви программы. Чтобы сократить потери времени, связанные с перезагрузкой конвейера, используется улучшенный блок предсказания ветвлений. Его основной частью является ассоциативная память, называемая буфером адресов ветвлений BTB, в которой хранятся 4092 адреса ранее выполненных переходов. Отметим, что в BTB процессора Pentium III хранятся адреса только 512 переходов. Кроме того, BTB содержит биты, хранящие предысторию ветвления, которые указывают, выполнялся ли переход при предыдущих выборках данной команды. При поступлении очередной команды условного перехода указанный в ней адрес сравнивается с содержимым BTB. Если этот адрес не содержится в BTB, то есть ранее не производились переходы по данному адресу, то предсказывается отсутствие ветвления. В этом случае продолжается выборка и декодирование команд, следующих за командой перехода. При совпадении указанного в команде адреса перехода с каким-либо из адресов, хранящихся в BTB, производится анализ предыстории. В процессе анализа определяется чаще всего реализуемое направление ветвления, а также выявляются чередующиеся переходы. Если предсказывается выполнение ветвления, то выбирается и загружается в конвейер команда, размещенная по предсказанному адресу. Более совершенный механизм предсказания переходов в МП Pentium 4 обеспечивает уменьшение количества ошибочно предсказанных переходов в среднем на 33 % по сравнению с Pentium III. Таким образом, резко уменьшается число перезагрузок конвейера при неправильном предсказании ветвления.

В Pentium 4 также интегрирован набор из 144 новых SIMD-инструкций, обеспечивающих одновременное выполнение одной операции над несколькими операндами. Рассмотрим особенности использования этой схемы обработки данных подробнее.

3.2.4. Микроархитектура Intel Core

В Intel делают особую ставку на микроархитектуру Core, поскольку в самое ближайшее время на неё перейдут не только PC-совместимые настольные ПК и ноутбуки, но и компьютеры Apple, и даже мощные серверы, рассчитанные на операционную систему следующего поколения Windows Vista. Неслучайно при разработке этой универсальной архитектуры ставились задачи максимального

96

Разумеется, существуют ограничения на число параллельно выполняемых инструкций, поэтому, чем больше вычислительные ресурсы, тем больше доступных для исполнения тактов могут остаться невостребованными из-за ограничений в параллелизме на уровне команд (ILP). Нерациональное использование больших ресурсов возможно и из-за латентности памяти, снижающей общую скорость работы системы.

В микроархитектуре Core предусмотрены целенаправленные решения именно этих двух проблем - ограничений в параллелизме инструкций и латентности памяти, - призванные обеспечить максимальную загрузку ядра. В интерфейсном блоке применяются технология Micro-ops fusion, при которой несколько инструкций после декодирования объединяются и отправляются для обработки в конвейер, и технология Macro-fusion, при которой ещё до декодирования несколько команд "сливаются" вместе и обрабатываются как единая инструкция. Кроме того, в интерфейсном блоке имеется модуль предсказаний переходовветвлений (BPU), ускоряющий обработку инструкций до их передачи на исполнение. Расширенная шина позволяет большему числу инструкций передаваться на исполнительные блоки за каждый такт. Кроме того, в архитектуре Core было ликвидировано известное "узкое место" блока SSE, присутствовавшее в предыдущих микроархитектурах, что обеспечивает заметно более высокую производительность новых чипов в векторных вычислениях по сравнению с предшественниками.

Одной из характерных особенностей архитектуры P6 была структура портов запуска (issue port), которые в Intel называют "dispatch ports", т.е. "порты диспет-

черизации". Эта структура сохранена и в микроархитектуре Core, однако существуют и важные различия в портах запуска и буфере ("станции") резервирования (reservation station или RS) двух этих архитектур.

Чтобы понять происхождение этой структуры портов запуска, стоит обратиться к структурной схеме процессора Pentium Pro - первого чипа на базе архитектуры P6. Два порта из пяти отведены арифметике, а три оставшихся - отвечают за доступ к памяти. Буфер резервирования ядра P6 способен передавать на исполнительные блоки по одной инструкции через каждый порт за один такт, то есть, всего до пяти инструкций за такт.

С развитием архитектуры P6 в процессорах Pentium II и Pentium III дорабатывалось и ядро: были добавлены исполнительные блоки для целочисленных векторных вычислений и векторных расчётов с плавающей запятой. Эти блоки были добавлены на два арифметических порта, что привело к их некоторой перегруженности. Именно из-за этого возникло описанное выше "узкое место",

98

тектура обеспечивает полноценную 128-битную обработку во всех векторных блоках. Когда Intel впервые добавила поддержку 128-битных векторных вычислений в процессоры семейства Pentium при помощи потоковых SIMDрасширений (SSE), результаты оказались не слишком впечатляющими из-за отсутствия возможности работы с трёхоперандными инструкциями, а также изза ограничений 64-битной внутренней разрядности обработки данных для арифметики с плавающей запятой и инструкций MMX. Для выполнения 128битных инструкций в P6 приходилось сначала делить эту инструкцию на две, а затем передавать эту пару на соответствующий исполнительный блок. В результате все 128-битные операции могли выполняться не быстрее, чем за два такта. Этот недостаток унаследовали и Pentium 4, и Pentium M.

В новой архитектуре Core благодаря 128-битной ширине внутренних шин обеспечивается однотактовое исполнение 128-разрядных векторных инструкций. При этом требуется лишь одна микрооперация для трансляции и декодирования каждой 128-битной инструкции. К сожалению, двухоперандное ограничение осталось и в Core, однако серьёзных проблем оно уже не вызывает. Если объединить описанные доработки с увеличением числа исполнительных блоков и расширенной пропускной способностью внутренних шин, можно представить, насколько значительно выросла теоретическая производительность векторных операций.

Конвейеры. Пока доступно не слишком много подробной информации об организации вычислительного конвейера в Core, однако, уже известно, что он состоит из 14 ступеней. Для сравнения, столько же ступеней у процессора IBM PowerPC 970, у Pentium 4 на ядре Prescott - 30 ступеней, а у чипов с архитектурой P6 - 12 ступеней. Число ступеней свидетельствует, с одной стороны, о сохранении сильных черт архитектуры Р6, а с другой - об отказе от "гонки мегагерц", свойственной архитектуре NetBurst. Точной информации от Intel о назначении двух дополнительных ступеней пока нет, и мы не станем выдвигать собственных версий.

Поскольку постпроцессор ядра Core тоже имеет гораздо более широкую шину, чем у предшественников, буфер переупорядочивания инструкций (ROB) также расширен до 96 записей. Для сравнения, у Pentium M Banias ROB состоял из 40 записей. Так называемое "окно команд", состоящее из буфера переупорядочивания (ROB) и буфера резервирования (RS), было не только физически расширено, но и "виртуально". Технологии Macro-fusion and micro-ops fusion позволяют отслеживать большее число инструкций меньшими средствами. Именно поэтому можно сказать, что функционально окно команд Core шире, чем просто сум-

100

Ещё одна технология, Micro-ops fusion, впервые появившаяся в Pentium M, решает почти те же самые задачи, что и Macro-fusion, но другими средствами: "быстрый" декодирующий модуль получает одну инструкцию x86, которая должна транслироваться в две микрооперации, и выдаёт смешанную пару, которая воспринимается в буфере переупорядочивания как одна запись. После перехода в буфер резервирования две микрооперации обрабатываются отдельно: либо параллельно через два отдельных порта, либо последовательно через один порт, в зависимости от конкретной ситуации. Как правило, такими микрооперациями являются load и store.

Технология Micro-ops fusion, как и Macro-fusion, "виртуально" расширяет окно команд и делает архитектуру Core более энергоэффективной, поскольку большее число операций выполняется меньшими аппаратными средствами.

Модуль предсказания переходов в ядре Core был существенно расширен в целях обеспечения повышенной производительности и энергоэффективности. Модуль состоит из тех же трёх частей, что и аналогичный модуль в процессорах

Pentium M (Banias): прямого предсказателя ветвлений (global и bi-modal), не-

прямого (indirect) и определителя циклов (loop detector). Предсказатели работают на основе информации о недавно исполненных переходах, причём прямой путь, заложенный в самой команде, обеспечивает почти стопроцентную точность предсказаний, в то время как при непрямом пути данные о наиболее часто используемых адресах извлекаются из регистра, что обеспечивает чуть меньшую, но всё равно весьма высокую точность.

Переходы завершения цикла могут быть выполнены лишь однажды - по завершению цикла, поэтому в буфере переходов не сохраняется достаточно статистических данных для того чтобы с точностью предсказать завершение ветвления. Для сведения к минимуму вероятности возникновения подобных ситуаций применяется определитель циклов, отслеживающий исполнение каждого ветвления с целью определить, какое из них удовлетворяет условиям завершения цикла. Соответствующая статистика накапливается, поэтому точность предсказания подобных переходов приближается к ста процентам.

Устранение неоднозначности в памяти. Оригинальная технология устранения неоднозначности в памяти (memory disambiguation) призвана сводить к минимуму недостатки процессоров ОООЕ (то есть, со схемой внеочередного исполнения команд). Дело в том, что такие процессоры не могут производить дальнейшие вычисления до тех пор, пока не будут возвращены в основную память или в файл регистра данные о результатах исполнения предыдущих инструкций.

102