3 Разработка принципиальной схемы блоков узо

3.1 Выбор элементной базы

Практическая реализация разрабатываемого устройства защиты от ошибок должна предполагать оптимальный подбор реальных микросхем, а также аналоговых элементов. Основными критериями подбора являются: обеспечение необходимого быстродействия системы, низкого энергопотребления, а также минимальная стоимость УЗО. В тех случаях, когда следует выбирать сразу между двумя факторами, например, между скоростью работы и помехоустойчивостью системы, то следует принять либо компромиссное решение, либо учесть тот критерий, который является ключевым и обеспечивает функционирование системы.

При разработке устройства используем цифровые микросхемы серии КР1533, которая построена на основе транзисторно-транзисторной логики (в таблице 2 приведены основные параметры микросхем данной серии). Серия включает маломощные быстродействующие интегральные микросхемы, предназначенные для организации высокоскоростного обмена и обработки цифровой информации, временного и электрического согласования сигналов в вычислительных системах.

Таблица 3.1 – Основные параметры микросхем серии КР1533

Параметр	КР1533
I0вх, мА, ≤	-0,2
I1вх, мА, ≤	0,02
I0выхmax, мА	4
I1выхmax, мА	-0,4
U0вых, В, ≤	0,4
U1вых, В, ≥	2,5
Краз	20
t0/1зад, нс, ≤	4
t1/0зад, нс, ≤	4
Рпот, мВт, ≤	1
Uпом, В, ≤	0,8
fmax, МГц, ≤	100

где I⁰_вх — входной ток логического нуля;

I¹_вх— входной ток логической единицы;

I⁰_{вых max} — максимальный выходной ток логического нуля;

I¹_{вых max} — максимальный выходной ток логической единицы;

U⁰_вых — максимальное значение выходного напряжения, соответствующее уровню логического нуля, при котором обеспечивается нормальная работа последующих ИС;

U¹_вых — минимальное значение выходного напряжения, соответствующее уровню логической единицы, при котором обеспечивается нормальная работа последующих ИС;

K_раз — коэффициент разветвления по выходу определяет число входов элементов данной серии, которое может быть без нарушения работоспособности подключено к выходу предыдущего логического элемента;

t^0/1_зад — время задержки перехода ИС из состояния логического нуля в состояние логической единицы;

t^1/0_зад— время задержки перехода ИС из состояния логической единицы в состояние логического нуля;

P_пот— мощность, потребляемая базовым логическим элементом от источника питания;

U_пом— максимально допустимое значение статической помехи.

f_max— максимальная частота переключения.

Высокое быстродействие в сочетании с низкой потребляемой мощностью и большой нагрузочной способностью, широкий набор логических и интерфейсных микросхем серии КР1533 позволяют создавать вычислительные устройства цифровой автоматики с качественно новыми характеристиками и высокими технико-экономическими показателями.

Существенной особенностью серии К1533 является наличие интерфейсных и буферных микросхем, обладающих повышенной нагрузочной способностью по выходу в состоянии высокого и низкого уровня и меньшей, по сравнению с серией К531, мощностью потребления при практически сравнимом быстродействии. По сравнению с известными сериями ТТЛ-микросхем, она обладает минимальным значением произведения быстродействия на рассеиваемую мощность.

В проектируемом УЗО из серии КР1533 используются двоичные счётчики, универсальные четырёх- и восьмиразрядные сдвиговые регистры, селектор-мультиплексор, триггеры, логические элементы «Исключающее ИЛИ» и другие логические элементы.

3.2 Разработка принципиальной схемы генератора тактовых импульсов

Для стабильной работы УЗО необходим генератор тактовых импульсов. Схема генератора приведена на рис. 3.1 показан классический генератор Пирса, в котором используется обычный полевой транзистор.

Рисунок 3.1 – Принципиальная схема генератора тактовых импульсов.

Эти микросхемы предназначены для использования, совместно с кварцевыми резонаторами, диапазона частот от 100 кГц до 20 МГц и спроектированы таким образом, что обеспечивают прекрасную стабильность частоты колебаний при тщательном ограничении его амплитуды с помощью встроенного амплитудного дискриминатора и схемотехнического ограничителя. Они обеспечивают формирование выходных колебаний как синусоидальной, так и прямоугольной формы (с ТТЛ и ЭСЛ логическими уровнями).

В качестве альтернативы, а именно в тех случаях, когда достаточно иметь выходное колебание только прямоугольной формы и не предъявляются предельные требования по стабильности, можно применять законченные модули кварцевых генераторов, которые обычно выпускаются в металлических DIP-корпусах. Они предлагают стандартный набор частот например, 1, 2, 4, 5 6, 8 10 16 и 20 МГц), а также «странные» частоты, которые обычно используются в микропроцессорных системах.

Частота генерации также определяется скоростью передачи данных, которая имеется в задании:

f_Г ≥V_эф,

где V_эф = (0,9÷0,95)V.

Тогда, приняв V_эф = 0,92·V= 0,92·4800 =4416 (Гц), получимf_Г ≥ 4416 Гц. Принявf_Г =4416 Гц и С = 1000 пФ ± 10;R=10МОм.

3.3 Разработка блока кодирующего устройства

Согласно заданию курсового проэкта, нам нужно построить схему устройства которая формирует циклический код, то есть при приходе информационных разрядов должны сформировать проверочные. Согласно ранее выбранного полинома вида:

Построим для него схему которая формирует циклический код(рисунок 3.3). в качестве елементов виберем сумматоры и D-тригеры серии 54LVQ74DM(рисунок 3.2).

Рисунок 3.2 – D–тригеры с дополняющими входамикодирующего устройства.

Рисунок 3.3 – Схема принципиальная кодирующего устройства.

3.4 Разработка принципиальной схемы устройства фазирования по циклу

Для реализации блока формирования фазирующей комбинации (она у нас имеет длину в 8 бита) будем использовать 1 восьмиразрядный реверсивных регистра, заведя обратную связь с выхода последнего на вход первого, что обеспечит циклический переход фазирующей комбинации в этих трех

регистрах (см. рис. 3.4). Во время начальной установки блоков УЗО подадим логические единицы на те параллельные входы этих регистров, которые соответствуют единицам нашей фазирующей комбинации, а входы, на которые должен поступить нуль, оставим свободными. Таким образом, фазирующая комбинация будет занесена в регистры после включения питания и будет содержаться там на протяжении всего сеанса связи, лишь циклически переходя сама в себя.

Рисунок 3.4 – Принципиальная схема устройства фазирования по циклу.

В качестве реверсивного будем использовать регистр КР1533ИР13. Он реализует четыре режима работы, а именно: хранение восьмиразрядного кода, сдвиг кода влево, сдвиг кода вправо, параллельный ввод и вывод кода. Режимы работы задаются двухразрядным кодом, подаваемым на входы управления S0 и S1. Режимы работы регистра при определенных значениях сигналов на входах S0 и S1 обозначены в таблице 3.

Микросхема представляет собой восьмиразрядный сдвиговый регистр, обеспечивающий четыре режима работы: параллельная загрузка, сдвиг влево, сдвиг вправо, хранение.

Синхронная параллельная загрузка осуществляется при подаче на входы D восьмиразрядного слова и при установке на входах S0, S1 высокого уровня U1. Данные загружаются в соответствующие триггеры и передаются на выход. Во время загрузки последовательные входы данных блокированы.

Сдвиг вправо осуществляется по фронту тактового импульса при подаче на вход S0 высокого уровня U1, а на вход S1- низкого уровня U0. На вход DR информация подается в последовательном коде. Поменяв уровни на входах S0 и S1 на противоположные, получим режим последовательного ввода информации со сдвигом влево, при этом данные подаются на вход DL.

При низком уровне напряжений U0 на входах S0 и S1 регистр блокируется и на выходах сохраняется предыдущее состояние (режим хранения). Изменение состояний входов S0 и S1 должно осуществляться при высоком уровне напряжения на тактовом входе С.

При подаче низкого уровня напряжения на вход R все выходы асинхронно устанавливаются в нулевое состояние вне зависимости от состояния других входов.

Микросхема размещена в корпусе 2142.24-2 и по основным электрическим параметрам превосходит уровень аналога фирмы TI.

3.5 Разработка принципиальной схемы формирователя номера блока

Формирователь номера блока довольно легко реализуется при помощи трехразрядного двоичного счётчика и четырехразрядного сдвигового регистра ( рис.3.5 ). Причём подавать импульс на синхровход С счетчика и вход управления режимом Lрегистра будем немного раньше, чем считывать комбинацию номера блока с регистра, например, при включении в единичноесостояние первого управляющего триггера, отвечающего за включение формирователя фазирующей комбинации.

На рисунке. 3.5 на основе RS-триггера, двух инверторов и логического элемента И построен анализатор обратного канала связи, который при поступлении на его вход сигнала переспроса, запрещает увеличение на 1 номера блока. Обнуление триггера происходит по приходу на его инверсный входRсигнала х3, который сигнализирует об окончании цикла передачи блока.

Рисунок 3.5 – Принципиальная схема формирователя номера блока.

RS-триггер будем реализовывать на основеJK-триггера КР1533ТВ15. В качестве двоичного счетчика будем использовать микросхему КР1533ИЕ19, сдвигового регистра — КР1533ИР16, а в качестве элементов И и инверторов будем использовать соответственно КР1533ЛИ1 и КР1533ЛН1.

3.6 Разработка принципиальной схемы устройства управления

Из алгоритма работы нашего устройства видно, что рабочий цикл можно разделить на 3 части:

1) передача фазирующей комбинации;

2) передача номера блока;

3) передача информационных и проверочных бит.

Данные операции будут повторяться циклически на протяжении всего сеанса связи после установки соединения и проверки готовности аппаратуры к передаче данных.

Исходя из сказанного выше, можно сделать вывод, что в данном случае устройство управления можно построить на основе тактового распределителя импульсов. Этот метод пригоден для синтеза схем, работающих в режимах повторяющихся циклов, характерных для схем управления приводами подач агрегатных станков и другими подобными механизмами с цикловым управлением.

Схема автоматического управления строится на основе схемы тактового распределителя импульсов, представляющего собой ряд соединенных одна с другой схем памяти, количество которых принимается равным числу тактов работы схемы.

Начало работы каждого из них задается изменением какого-либо входного сигнала. Обычно в качестве схем памяти выбираются триггера того или иного типа. По каждому такту срабатывает только одна память, а все остальные находятся в нулевом состоянии. Перед началом работы схема управления должна быть приведена в исходное состояние, при котором одна из схем памяти будет установлена в единичное, а остальные будут приведены в нулевое состояние [4].

На рис. 3.6 приведена схема управления на тактовом распределителе импульсов, построенная для ре­шения задачи управления УЗО. Он организован на RS-триггерах, схемах И-НЕ и ИЛИ-НЕ. При сигнале «Пуск», который в нашем случае является сигналом готовности ООД, триггер Т1 устанавливается в 1, а Т2 и Т3 — в 0, что соответствует исходному состоянию схемы управления 100. Так как первая схема И-НЕ имеет единицу на своем первом входе, поступающую с триггера Т1, то входной сигнал х1 после инверсии свободно проходит на инверсный вход триггера Т2 и устанавливает его в 1. Появление единицы на прямом выходе Т2 приводит к установке триггера Т1 в нулевое состояние, и одновременно появляется разрешающий сигнал на первом входе второй схемы И-НЕ. Поэтому появление сигнала х2, приведет к срабатыванию триггера Т3 и установке триггера Т2 в нулевое состояние. После появления сигнала х3 триггер Т3 устанавливается в нулевое состояние, и схема управления переводится в режим ожидания сигнала «Пуск», при появлении которого цикл повторяется. Описанная схема имеет сходство с обычными, широко используемыми в вычислительной технике распределителями импульсов, которые также являются управляющими устройствами, но отличаются от приведенного выше устройстватем, что не имеют параллельных информационных входов, на которые поступает информация от датчиков, как правило, встроенных в управляемое оборудование.

Определим назначение сигналов х1, х2 и х3:

1) х1 — сигнал окончания передачи фазирующей комбинации;

2) х2 — сигнал окончания передачи номера блока;

3) х3 — сигнал окончания передачи информационных бит;

4) х4 —сигнал окончания проверочных бит.

Рисунок 3.6 – Принципиальная схема устройства управления.

RS-триггера будем реализовывать на основеJK-триггеров КР1533ТВ15, в которых имеются инверсные входы установки триггера соответственно в нулевое и единичное состояния —RиS. Установка тригера в требуемое состояние осуществляется подачей логического нуля на вход R или S. В качестве элементов И-НЕ и ИЛИ-НЕ будем использовать соответственно КР1533ЛА3 и КР1533ЛЕ1, а в качестве инвертора — КР1533ЛН1.

3.7 Разработка принципиальной схемы кодера

Так как в канал связи информация передаётся побитово и в таком

порядке: передача фазирующей комбинации с устройства фазирования по циклам; передача номера блока с ФНБ; передача информационной последовательности и проверочных разрядов с БПИ и кодера, необходимо разработать блок регулирования, который бы передавал информацию в канал связи в соответствующей последовательности и при определённых управляющих сигналах. Данный блок реализовали на микросхеме типа КР1561КП2 (Ррисунок 3.7).

Рисунок 3.7 – Принципиальная схема блока регулирования.

Мультиплексор предназначен для коммутации N каналов входных сигналов на одно устройство обработки в задаваемой очередности.

Функциональная схема состоит из дешифратора и восьми ключей. Управление ключами осуществляется трехрозрядным двоичним кодом, подаваемые на вход управления 9-11. В мультиплексоре использована модифицирована форма ключа, благодаря которой сопротивление открытого канала имеет малую зависимость от изменения входного сигнала в диапазоне коммутирующих напряжений на входах 7 и 16 (разность напряжений примерно <15B).

3.8 Разработка принципиальной схемы буферного накопителя

Информация, поступающая с ООД, параллельно с преобразованием в последовательное сообщение записывается в буферный накопитель, в качестве которого взята ОЗУ К155РУ7 вместимостью 1024 бит. В случае появления сигнала переспроса с ОКС все блоки УЗО сбрасываются в «0», а повторная передача информационного сообщения поступает с ОЗУ, где была предварительно записана. Принципиальная схема ОЗУ показана на рисунке 3.9.

Для режима записи необходимо на входы CS,WRподать логический «0», для чтения с ОЗУ на входCSподаётся «0», а наV2 -«1».

Микросхема представляет собой ОЗУ на 1024 бит (1024x1) со схемами разрядного и адресного управления. Корпус К155РУ7 типа 238.16-2, масса не более 2 г.

Рисунок 3.9 – Принципиальная схема буферного накопителя.

1 - вход разрешения выборки V1;

2-6,9-13 - адресные входы A0-A9;

7 - выход;

8 - общий;

14 - вход разрешения записи V2;

15 - вход информационный D;

16 - напряжение питания.

Электрические параметры ОЗУ К155РУ7

1 Номинальное напряжение питания 5 В 5 %.

2 Выходное напряжение низкого уровня не более 0,45 В.

3 Выходное напряжение высокого уровня не менее 2,4 В.

4 Напряжение на антизвонном диоде не менее -1,5 В.

5 Входной ток низкого уровня не более -0,4 мА.

6 Выходной ток высокого не более 0,04 мА.

7 Ток потребления не более 140 мА.

8 Время выборки адреса не более 45 нс.

9 Время выборки разрешения не более 35 нс.

10 Время выборки хранения не более 35 нс.

11 Время выборки записи не более 35 нс.

12 Время выборки считывания не более 40 нс.

13 Входная емкость не более 5 пФ.

14 Выходная емкость не более 8 пФ.

ЗАКЛЮЧЕНИЕ

Одним из наиболее важных требований, предъявляемым к системам передачи информации, является обеспечение высокой достоверности принимаемых сообщений. Вероятность ложного сообщения в данных системах, как правило, не должна превышать P = 10^-6÷10^-9. Вероятность ошибочного приема единичного элемента в дискретных каналах редко бывает меньше P_о = 10^-3÷10^-4. Поэтому для повышения достоверности принимаемых сообщений обычно применяют специальные меры, снижающие уровень ошибок до допустимого уровня. В данном случае используется помехоустойчивое кодирование информации с помощью циклического кода Файра.

Объектом разработки является устройство защиты от ошибок системы передачи данных. Разработанное устройство относится к системам передачи информации и может быть использовано для защиты от ошибок дискретной информации, передаваемой по каналам связи. Данное УЗО может входить в состав микропроцессорной системы сбора, обработки и передачи данных.

В ходе проектирования были разработаны алгоритм функционирования, структурная схема и принципиальные схемы основных блоков УЗО.

СПИСОК ЛИТЕРАТУРЫ

1) Чернега В.С., Бондарев В.Н. - Расчёты и проектирование технических средств обмена и передачи информации.— Высшая школа 1990.- 224с.

2) Цифровые и аналоговые интегральные микросхемы: Справочник,

С. В. Якубовский, Л. И. Ниссельсон, В. И. Кулешова и др.; Под ред. С. В. Якубовского.— М.: Радио и связь, 1990.— 496 с.: ил.

3)Боккер П. Передача данных: Т.1 и2. - М.: Высшая школа, 1985.-423с.

4)Шварцман В.О., Емельянов Г.А.Теория передачи дискретной информации. – М.: Радио и связь, 1982. – 240с.

5) http://www.chipinfo.ru/dsheets/ic/155/ru7.html.