Схемотехника / Учебники и методички / lect13_m5_vt_vt_aloiscevm_niy06

4.2.3. Мультиплексор в режиме сдвигателя

Сдвигателем называется цифровой комбинационный узел, предназначенный для сдвига n-разрядного слова на любое число разрядов в диапазоне от 0 до m «за один такт». Фразу в кавычках надо понимать так: смена однопозиционного управляющего сигнала вызывает немедленное (через время, определяемое задержками распространения сигналов через логические элементы) выполнение требуемой микрооперации. Рассмотрим уравнения для сдвигателя с параметрами n = 4, m = 3 (разрядность входного слова X n = 4, разрядность выходного слова Y n + m = 7, сдвиг может быть реализован на 0, 1, 2 и максимум на три разряда):

Рис.4.22. Реализация сдвигателя на семи мультиплексорах MS 4→1

4.2.4. Использование мультиплексора в качестве преобразователя параллельного кода в последовательный

Схема преобразователя параллельного кода в последовательный приведена на рис.4.23.

Рис.4.23. Структура преобразователя параллельного двоичного кода

впоследовательный

Вэтой схеме четырёхразрядный параллельный код с выходов регистра подаётся на информационные входы MS 4→1, адресные входы которого подключены к выходам двухразрядного счётчика. Если счётчик изменяет свои состояния от тактовых импульсов в последовательности 0, 1, 2, 3, то на выходе мультиплексора появляются разряды слова, начиная с младшего. Если счётчик изменяет свои состояния как 3, 2, 1, 0, то на выходе мультиплексора последовательно появляются разряды слова, начиная со старшего. Варианты схем, использующих эту структуру, чрезвычайно разнообразны.

4.2.5.Мультиплексор в составе многоканального селектора

Многоканальным селектором называется цифровой комбинационный узел, имеющий n входов и m выходов, с возможностью передачи данных с любого входа в любой выход при использовании между входами и выходами минимального числа линий связи. Рассмотрим конкретную схему для случая n = m = 8. Общая идея такова: из восьми входов передадим данные в одну линию с помощью мультиплексора, а затем из этой линии передадим данные на восемь выходов с помощью однобитового селектора. Схема приведена на рис.4.24, где src (source) - источник; dst (destination) - приёмник; А - адрес источника; В - адрес приёмника.

Рис.4.25. Цифровой компаратор двух чисел на равенство (неравенство)

При А = В активная единица с выхода дешифратора передается на выход мультиплексора и, следовательно, Fa=b = 1. При А ≠ В на выход будет передаваться сигнал 0 (Fa=b = 0). Рекомендуется самостоятельно реализовать компаратор двух двухразрядных чисел, используя один MS 8→1 и один инвертор (см. раздел 4.2.2).

4.2.7. Мультиплексор в составе контроллера состояния сложного объекта

Постановка задачи: пусть сложный цифровой блок разбит на восемь функционально законченных узлов (источник вторичного питания, операционный блок, память, система синхронизации, устройство управления и т.д.). Каждый из этих узлов снабжен встроенной системой контроля его работоспособности. Если узел работоспособен, то система контроля выставляет осведомительный сигнал 1, если неработоспособен - 0. Требуется быстро определить неработоспособный узел и заменить его на исправный. Схема контроллера, выполняющего поставленную задачу, приведена на рис.4.26, где G - генератор тактовых импульсов; СТ - трёхразрядный суммирующий счётчик; DC - дешифратор «1 из 8-ми»; в качестве дисплея используется один семисегментный индикатор.

Если все функциональные узлы 0 - 7 работоспособны, то, независимо от адреса мультиплексора, y = 1, вентиль И будет открыт, счётчик циклически изменяет свои состояния, дешифратор дешифрирует эти

где индекс t соответствует текущему состоянию сигналов (до переклю-

чения), а t+1 - следующему состоянию (после переключения). Полагая в уравнении (4.14) y = Qt+1, D0 = Qt, D1 = Dt и a0 = Ct+1, получаем выраже-

ние Qt 1 Ct 1Qt Ct 1Dt , полностью совпадающее с уравнением

(4.15).

Полагая в уравнении (4.14) y = Qt+1, D0 = Dt, D1 = Qt и a0 = Ct+1, получаем выражение

Qt 1 Ct 1Qt Ct 1Dt ,

полностью совпадающее с уравнением (4.16). Итак, на одном и том же MS 2→1 можно получить схему потенциально управляемого D-триггера с активными нулём или единицей на тактовом входе. Схема MS 2→1 и соответствующие D-триггеры приведены на рис.4.27.

в

Рис.4.27. Реализация триггера-защёлки на мультиплексоре MS 2→1: а - структура мультиплексора MS 2→1; б - триггер с активным С = 1; в - триггер с активным С = 0

4.2.9. Мультиплексор MS 2→1 в качестве сдвигового регистра

Полученные выше D-триггеры являются прозрачными. Этот термин говорит о том, что при активном сигнале на тактовом входе изменения данных на D-входе немедленно передаются на выход. Известно, что на прозрачных D-триггерах с одним и тем же активным сигналом на тактовых входах нельзя построить сдвиговый регистр. Однако, чередуя триггеры с различными активными сигналами на тактовых входах, его можно построить, причём сдвиг данных в нем будет осуществляться как фронтом (переходом 01), так и спадом (переходом 10) на тактовом входе [14]. Хорошим примером может служить схема регистра (рис.4.28,а), построенная на интегральной схеме счетверённого мультиплексора типа КР1533КП16 (SN74ALS157A), где DR (data right) - данные справа - по-

следовательный вход в младший разряд при сдвиге в сторону старших разрядов. На рис.4.28,б приведена временная диаграмма работы данного сдвигового регистра. На рис.4.28,а С = 0 - активный уровень для разрядов Q0 и Q2, С = 1 - активный уровень для разрядов Q1 и Q3. Так как от-