4 Семестр / 2 лаба / ЭИС2 2лаб

Рисунок 2.1 – Функциональная схема приоритетного шифратора 4-2

2.3 Моделирование схемы приоритетного шифратора 4-2

Моделирование схемы приоритетного шифратора 4-2, представленное на рисунках 2.2 – 2.3, произведено согласно последовательности входных сигналов таблицы истинности.

Рисунок 2.2 – Моделирование схемы приоритетного шифратора 4-2 в режиме

«Timing»

11

Рисунок 2.3 – Моделирование схемы приоритетного шифратора 4-2 в режиме

«Functional»

Из-за того, что в режиме работе «Timing» учитывается задержка на логических элементах, происходят выходы за границы интервала.

12

3 РЕАЛИЗАЦИЯ ЛОГИЧЕСКИХ ФУНКЦИЙ 9, 10, 11, 12

3.1 Таблица истинности логических функций 9, 10, 11, 12

По условию задания была построена совмещенная таблица истинности

13

3.2 Функциональная схема

Функция F9 = x ̅̅̅̅̅̅̅̅̅ w реализуется по формуле.

y z

Функция F10 реализуется по формуле СДНФ = w x y̅ z w x y z̅ w x̅ y z w x̅ y̅ z w̅ x y z w̅ x y̅ z̅ w̅ x̅ y z̅ w̅ x̅ y̅ z̅

Функция F11 = x ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ реализуется с помощью дешифратора,

y z w

так как в результате функции единиц меньше, чем нулей дешифратор выполнен «по единицам».

Функция F12 = x̅̅̅̅̅̅̅̅y z w реализуется с помощью мультиплексора. Также в функциональную схему был включен символ, собранный ранее.

Выбор сигнала был осуществлен согласно варианту №9, а именно с помощью tri_buf.

Функциональная схема построенных устройств представлена на рисунке

3.1.

14

Рисунок 3.1 – Функциональная схема

3.3 Моделирование функциональной схемы

Далее было проведено моделирование построенной схемы в режимах

«Timing» и «Functional». Комбинация значений w, x, y, z: для F9 –(0,0,0,1) и (0,0,0,0), F10 –(0,1,0,1) и (0,1,0,0), F11 –(0,0,0,1) и (1,0,0,1), F12 –(0,1,1,0) и (0,1,1,1). Результат представлен на рисунках 3.2 - 3.3 соответственно.

15

Рисунок 3.2 – Моделирование функциональной схемы в режиме «Timing»

Рисунок 3.3 – Моделирование функциональной схемы в режиме «Functional»

Из-за того, что в режиме работе «Timing» учитывает задержка на логических элементах, происходят выходы за границы интервала. Результат моделирования совпал со значениями из таблицы истинности

16

3.4 Описание функциональных схем на HDL

Далее был составлен код описания схемы на HDL согласно варианту №9, а именно на языке описания аппаратуры VHDL(v2). На рисунке 3.4 представлен код описания приоритетного шифратора 4-2. На рисунке 3.5 представлен код описания функциональной схемы.

Рисунок 3.4 – Код приоритетного шифратора 4-2

В строчках 4 – 6 описаны входы и выходы приоритетного шифратора. В строчках 9 – 19 представлен сам код приоритетного шифратора.

17

Рисунок 3.5 – Код схемы на языке описания аппаратуры VHDL(v2),

Входы и выходы описаны в строчках 6 – 8. В строчках 24 – 34

описывается приоритетный дешифратор. В строчках 37 – 44 описываются функции, а также выбор сигнала для выхода.

18

Для составленного кода была сформирована схема при помощи RTL Viewer, представленная на рисунке 3.6.

Рисунок 3.6 – Cформирована схема при помощи RTL Viewer

Также было произведено моделирование устройства, описанного при помощи VHDL(v2) в режиме «Timing», представленное на рисунке 3.7.

Рисунок 3.7 – Моделирование устройства, описанного при помощи

VHDL(v2) в режиме «Timing»

Результат совпал с предыдущим моделированием, а также со

значениями из таблицы истинности.

19

Заключение

В результате лабораторной работы были приобретены навыки

применения мультиплексоров, шифраторов и дешифраторов.

работы и F9 =x w, F10 = x y , F11 = x ,

F12 = ̅̅̅̅̅̅̅̅ z w для второй части. Для каждой части была составлена совмещенная таблица истинности.

Функции были реализованы на дешифраторе, мультиплексоре, а также через формулы СКНФ/СДНФ. Выбор результата для первой части работы осуществлен при помощи lpm_mux, для второй части работы при помощи tri_buf.

Также были смоделированы работы данных схем. Результаты моделирования были сравнены с таблицей истинности. Результаты совпали.

Также были описаны схемы на языке HDL, а именно для первой части работы на SystemVerilog, для второй части работы на VHDL(v2). По описанию были собраны схемы с помощью инструмента RTL Viewer.

Была составлена таблица истинности приоритетного шифратора.

Формулы приоритетного шифратора были преобразованы в базис И-НЕ. Далее была собрана схема, а также промоделирована ее работа. Результаты моделирования были сравнены с таблицей истинности. Результаты совпали.

Также приоритетный шифратор был описан на языке HDL, а именно на

VHDL(v2). По описанию была собрана схема с помощью инструмента RTL Viewer.

20