Модуляция, кодирование и моделирование в телекоммуникационных системах

161

Программная реализация виртуальных моделей кодирования

Описание реализации циклического избыточного кода (CRC)

Виртуальная модель передачи данных с обнаружением ошибок при помощи CRC-

кода была реализована в среде Simulink Matlab. Модель демонстрирует работу CRC-

кодера и декодера, позволяет исследовать обнаруживающую способность кода для разных генераторных полиномов.

На рисунке 3.58 приведена разработанная модель:

Рис. 3.58. Разработанная модель исследования CRC-кодов

Веё основу положены следующие элементы, встроенные в библиотеку Simulink:

Bernoulli Binary Generator;

General CRC Generator;

BPSK Modulator Baseband;

AWGN Channel;

BPSK Demodulator Baseband;

General CRC Syndrome Detector;

Error Rate Calculation;

Buffer;

Add;

Display (Дисплей, отражающий ошибки).

162

Далее представлено описание основных блоков:

Bernoulli Binary Generator (генератор псевдослучайной последовательности) – генерирует случайную бинарную последовательность (рисунок 3.59).

Рис. 3.59. Параметры блока «Bernoulli Binary Generator»

«Probability of a zero» - вероятность появления нуля; «Initial seed» - начальное значение для генерации; «Sample time» - длительность сэмпла;

«Samples per frame» - размер фрейма.

General CRC Generator (CRC-кодер) – циклический избыточный кодер (рисунок 3.3).

«Generator polynomial» - генераторный полином, может быть задан в 3 формах:

1)В обычной записи, например: х^3 + x^2 + x + 1.

2)в виде матрицы-строки с указанием степеней с ненулевыми коэффициентами,

например: [4 1 0] = x^4 + x + 1.

3) в виде матрицы-строки с указанием нулевых и ненулевых коэффициентов, например:

[1 1 0 1 1] = x^4 + x^3 + x + 1.

163

Рис. 3.60. Параметры блока «General CRC Generator»

«Initial states» - начальное состояние сдвиговых регистров.

«Direct method» - включение прямого метода вычисления CRC, иначе работает по табличному методу.

«Reflect input bytes» - инвертировать входной поток.

«Reflect checksums before final XOR» - инвертировать контрольные суммы перед конечной операцией XOR.

«Final XOR» - Выполнить операцию XOR в конце кодирования. «Checksums per frame» - количество контрольных сумм во фрейме.

BPSK Modulator Baseband – BPSK модулятор.

BPSK Demodulator Baseband – BPSK демодулятор.

AWGN Channel (Канал связи) – добавляет «белый» гауссовский шум в канале (рисунок

3.61).

«SNR» - задаёт отношение сигнал/шум в канале.

164

Рис. 3.61. Параметры блока «AWGN»

General CRC Syndrome Detector - циклический избыточный декодер. Все параметры декодера задаются аналогично параметрам блока «General CRC Generator» (рисунок 3.3).

Error Rate Calculation – вычислитель ошибок между переданной и принятой последовательностью.

Buffer – буфер. Переводит последовательность бит в один блок.

Add (cумматор) – суммирует ошибки от CRC-декодера.

Display - дисплей, отражающий ошибки.

Результаты моделирования

Исследование циклического избыточного кода

Модель циклического избыточного кода (crc), разработанная представленная на рисунке 3.58, позволяет исследовать обнаруживающую способность CRC кодов с различными полиномами.

Задаём одинаковый генераторный полином в блоки CRC-кодер и CRC-декодер (рисунок

3.62):

165

Рис. 3.62. Параметры блока CRC-кодер

Общее число передаваемых символов составляет 8192. Количество контрольных сумм изменяется от 2 до 8192, с увеличением каждого предыдущего значения в 2 раза (2, 4, 8, 16…8192).

Значение SNR в блоке «Канал связи» установлено в 1 дБ. Таким образом, битовая вероятность ошибки (BER) составит 0,05786.

На рисунке 4.2 представлен график зависимости числа обнаруженных ошибок от числа контрольных сумм для различных полиномов CRC-кода.

для различных полиномов CRC-кода

166

В данном разделе проведено исследование модели циклического избыточного кода

(CRC).

Модель позволяет исследовать CRC-коды с возможностью задания любого генераторного полинома и изменении количества контрольных сумм во фрейме.

Получены следующие результаты и сделаны следующие выводы:

1)чем выше степень полинома, тем лучше его обнаруживающая способность;

2)для каждого полинома есть такое число контрольных сумм в блоке, при котором его обнаруживающая способность максимальна, причём у всех полиномов эти точки различны.

Однако, при выборе полинома CRC-кода также необходимо учитывать и другие

факторы:

1)увеличение степени полинома приводит к усложнению реализации кодера и декодера;

2)чем выше частота вычисления контрольных сумм, т.е. чем больше контрольных сумм добавляется в блок данных, тем меньше пропускная способность канала;

3)CRC-коды используют для обнаружения ошибок, что означает наличие канала переспроса. При выборе между кодом CRC/каналом переспроса и помехоустойчивым кодированием, необходимо учитывать характеристики канала связи. При большом числе ошибок передача данных будет невозможна.

4)Выбор полинома зависит от размера передаваемого блока данных, чем больше блок –

тем выше степень полинома необходимо подбирать. Таким образом, существует ограничение на размер блока данных, иначе в любом блоке на приёмном конце будет обнаруживаться ошибка.

3.3. Сверточные коды. Декодирование сверточных кодов

Современная теория кодов достаточно развита и содержит детальную классификацию. Все применяемые коды можно разбить на две большие группы: блоковые, в

которых кодирование и декодирование производится в пределах определенного участка кодовой последовательностиблока, и древовидные, в которых обработка символов производится непрерывно, без разделения на блоки. Часть кодов относится к разряду линейных, в которых кодовые последовательности представлены как элементы линейного векторного пространства. Можно применить также разбиение на коды, исправляющие независимые случайные ошибки, и коды, исправляющие пакетные ошибки.

В отличие от блоковых, свёрточные коды обладают следующими преимуществами:

-сверточные коды позволяют производить кодирование и декодирование потоков данных непрерывно во времени;

-сверточные коды не нуждаются в блоковой синхронизации;

167

- применение сверточных кодов позволяет достичь очень высокой надежности передаваемой информации.

Сверточные коды используются при низком отношении сигнал-шум, когда исправляющей способности блоковых кодов при разумной длине блока оказывается недостаточно.

Сверточное кодирование, удобнее всего описывать, характеризуя действие соответствующего кодирующего устройства. Сверточный кодер представляет собой устройство воспринимающее за каждый такт работы в общем случае к входных информационных символов и выдающее на выход за тот же такт n выходных символов,

подлежащих передаче по каналу связи. Параметром сверточного кода, характеризующим его помехоустойчивость, является минимальное свободное расстояние — dc, определяемое как минимальное расстояние по Хэммингу между последовательностями сверточного кода на длине кодовых ограничений по выходу. Кодовое ограничение по выходу – это число символов на выходе кодера, в формировании которых участвует один входной бит.

Эффективность сверточного кода определяется в основном тем, каким образом соединены сумматоры с ячейками регистра сдвига.

Отношение R = k/n называют относительной скоростью кода. Выходные символы,

создаваемые кодером на данном такте, зависят от k информационных символов,

поступивших на этом и предыдущем тактах. Таким образом, выходные символы сверточного кодера однозначно определяются его входным сигналом и состоянием,

зависящим от т-k предыдущих информационных символов.

Основными элементами сверточного кодера являются: регистр сдвига, сумматоры по модулю 2 и коммутатор.

Регистр сдвига является динамическим запоминающим устройством (рисунок 3.55), в

котором хранятся двоичные символы 0 или 1. Число триггерных ячеек m в регистре сдвига и определяет память кода. В момент поступления на вход регистра нового информационного символа символ, хранящийся в крайнем правом разряде, выводится из регистра и сбрасывается. Каждый из остальных, хранящихся в регистре символов перемещается на один разряд вправо, освобождая тем самым крайний левый разряд, куда и поступает новый информационный символ. [6]

Рис. 3.64. Регистр сдвига

168

Используются два различных изображения регистров сдвига: с состыкованными впритык ячейками (рисунок 3.64, а) и с непосредственными последовательными связями между ячейками (рисунок 3.64, б), что дает возможность на схемах встраивать между соответствующими ячейками добавочные элементы (схемы суммирования по модулю 2).

Сумматор по модулю 2 осуществляет сложение поступающих на его входы символов 0 и 1. Правило сложения по модулю 2 следующее: сумма двоичных символов равна 0, если число единиц среди поступающих на входы символов четно, и равна 1, если это число нечетно.

Коммутатор осуществляет последовательное считывание поступающих на его входы

(контакты) символов и устанавливает на выходе очередность посылки кодовых символов в канал связи.

По аналогии с блоковыми кодами, сверточные коды можно классифицировать на

систематические и несистематические.

Систематическим сверточным кодом является такой код, для которого в выходной последовательности кодовых символов содержится без изменения породившая ее последовательность информационных символов. В противном случае сверточный код является несистематическим.

Свёрточный код создаётся прохождением передаваемой информационной последовательности через линейный сдвиговый регистр с конечным числом состояний. В

общем, регистр сдвига состоит из M (m-битовых) ячеек и линейного преобразователя,

состоящего из n функциональных генераторов и выполняющего алгебраические функции,

как показано на рисунке 3.65.

Рис. 3.65. Общий вид сверточного кодера Входные данные к кодеру, которые считаются двоичными, продвигаются вдоль регистра

сдвига по k бит за раз. Число выходных битов для каждой k-битовой входной последовательности равно n. Следовательно, кодовая скорость, определённая как R = k/n ,

согласуется с определением скорости блокового кода.

169

Представление сверточных кодов

Графическое представление

Рассмотрим свёрточный кодер со скоростью кода 1/2, его графическое представление показано на рисунке 3.57. В этом кодере каждый раз, информационный бит поступает на вход регистров сдвига, а на выходе генерируется два бита.

Вэтом кодере каждый раз, информационный бит поступает на вход регистров сдвига, а на выходе генерируется два бита.

Вкачестве примера рассмотрена ситуация, когда на вход кодера подаётся некая последовательность информационных символов V= 1 1 0 1 0 1 на выходе имеем последовательность U = 11 10 00 10 00 01. Процесс образования выходных символов легко воспроизвести в уме глядя на рисунок.

Рис. 3.66. Свёрточный кодер с K= 3, k= 1, n= 2

Старшие разряды входных информационных бит для удобства располагаются справа и поступают в регистр сдвига первыми. При поступлении на вход регистра одного бита, на выходах сумматора 1 и сумматора 2 образуется по одному биту, которые в дальнейшем поочередно считываются коммутатором и образуют выходную последовательность.

Более подробно весь процесс кодирования информационного потока 00...101 приведен в таблице 3.3.

Таблица 3.3. Процесс кодирования информационного потока

170

В данной таблице видно, как меняется состояние регистра сдвига с приходом нового информационного бита, показан и процесс образования выходных кодовых комбинаций образуемых в результате считывания коммутатором символов с обоих сумматоров.

Полиномиальное представление

Иногда связи кодера описываются с помощью полиномиального генератора,

аналогичного используемому для описания реализации обратной связи регистра сдвига циклических кодов. Сверточный кодер можно представить в виде набора из п полиномиальных генераторов, по одному для каждого из п сумматоров по модулю 2.

Каждый полином имеет порядок К - 1 или меньше и описывает связь кодирующего регистра сдвига с соответствующим сумматором по модулю 2, почти так же как и вектор связи. Коэффициенты возле каждого слагаемого полинома порядка (К - 1) равны либо 1,

либо 0, в зависимости от того, имеется ли связь между регистром сдвига и сумматором по модулю 2. [7].

Для кодера на рисунке 3.57, можно записать полиномиальный генератор g1(X) для верхних связей и g2(X) - для нижних.

g1(X) = l+ X + X2 , g2(X) = 1 + X2

Здесь слагаемое самого нижнего порядка в полиноме соответствует входному разряду регистра. Выходная последовательность находится следующим образом:U(X) = m(X)g1(X) чередуется с m1(X)g2(X).

Прежде всего, необходимо выразить вектор некого сообщения m = 1 0 1 в виде полинома, т.е. m(X) = 1 + X2. Для очистки регистра предполагается использование нулей,

следующих за битами сообщения. Тогда выходящий полином U(X), или выходящая