Последовательность входных сигналов и сигналы на выходе
соответствуют таблице истинности.
11
2 ДЕШИФРАТОР 3-8
2.1Таблица истинности
Втаблице 2.1 представлена таблица истинности для устройства DC 3-8.
Таблица 2.1 – Таблица истинности DC 3-8
|
Входы |
|
|
|
|
Выходы |
|
|
|
|||
|
a |
|
E |
|
|
|
|
x |
|
|
|
|
2 |
1 |
0 |
7 |
6 |
5 |
4 |
|
3 |
2 |
1 |
0 |
|
|
|
|||||||||||
x |
x |
x |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
|
0 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
|
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
|
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
2.2 Формула
̅̅̅̅̅̅̅̅̅̅̅̅̅̅ ̅̅̅̅̅ ̅ |
||
̅ ̅ |
̅̅ |
̅̅ |
Формула для выхода x0 будет иметь вид: 0 = ∩ 0 |
∩ 1 |
∩ 2 |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|
Формула для выхода x1 будет иметь вид: 1 = ∩ 0 |
∩ 1 ∩ 2 |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ ̅ |
|
̅ ̅ |
̅̅ |
Формула для выхода x2 будет иметь вид: 2 = ∩ 0 |
∩ 1 ∩ 2 |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
||
Формула для выхода x3 будет иметь вид: 3 = ∩ 0 |
∩ 1 |
∩ 2 |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅ ̅̅̅̅̅̅̅ |
||
̅ ̅ |
̅̅ |
∩ 2 |
Формула для выхода x4 будет иметь вид: 4 = ∩ 0 |
∩ 1 |
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|
Формула для выхода x5 будет иметь вид: 5 = ∩ 0 |
∩ 1 ∩ 2 |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|
̅ ̅ |
∩ 1 ∩ 2 |
Формула для выхода x6 будет иметь вид: 6 = ∩ 0 |
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|
Формула для выхода x7 будет иметь вид: 7 = ∩ 0 |
∩ 1 ∩ 2 |
12
2.3Функциональная схема
На рисунке 2.1 представлена функциональная схема устройства.
Рисунок 2.1 – Дешифратор 3-8
Схема полностью соответствует формулам и выполнена на базисе И-НЕ.
2.4Моделирование
На рисунках 2.2 и 2.3 представлено моделирование дешифратора 3-8.
Рисунок 2.2 – Моделирование дешифратора 3-8 (Timing)
13
Рисунок 2.3 – Моделирование дешифратора 3-8 (Functional)
Моделирование соответствует таблице истинности.
2.5Код на HDL
На рисунке 2.4 представлено описание устройство на VHDL.
Рисунок 2.4 – Дешифратор 3-8 на VHDL
Программа работает аналогично функциональной схеме.
14
2.6Схема из RTL viewer для кода HDL
На рисунке 2.5 представлена схема из RTL viewer для кода на VHDL.
Рисунок 2.5 – Схема из RTL viewer
2.7Моделирование устройства, описанного кодом HDL
На рисунке 2.6 представлено моделирование дешифратора 3-8, описанного на VHDL.
15
Рисунок 2.6 – Моделирование дешифратора 3-8 (Timing)
Последовательность входных сигналов и сигналы на выходе соответствуют таблице истинности.
2.8Таблица истинности масштабируемого устройства
Втаблице 2.2 представлена таблица истинности для устройства DC 4-16.
Таблица 2.2 – Таблица истинности DC 4-16
|
Входы |
|
|
|
|
|
|
|
|
Выходы |
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
а |
|
Е |
|
|
|
|
|
|
|
|
х |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
3 |
2 |
|
1 |
0 |
15 |
14 |
13 |
12 |
11 |
|
10 |
9 |
8 |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
|
|
|
||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
x |
x |
x |
x |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
0 |
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
0 |
|
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
0 |
|
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
0 |
|
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
16 |
|
|
|
|
|
|
|
|
|
|
|
Продолжение таблицы 2.2
|
Входы |
|
|
|
|
|
|
|
Выходы |
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
а |
|
Е |
|
|
|
|
|
|
|
х |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
3 |
2 |
|
1 |
0 |
15 |
14 |
13 |
12 |
11 |
10 |
9 |
8 |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
|
|
||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
|
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
|
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
|
1 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
|
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
|
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
|
1 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
|
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2.9Функциональная схема масштабируемого устройства
На рисунке 2.7 представлена функциональная схема устройства DC 4-16.
Рисунок 2.7 – Дешифратор 4-16 17
Для построения схемы устройства использовались сохраненные в качестве символа дешифраторы 3-8.
2.10 Моделирование масштабируемого устройства
На рисунках 2.8 и 2.9 представлено моделирование дешифратора 4-16.
Рисунок 2.8 – Моделирование дешифратора 4-16 (Timing)
18
Рисунок 2.9 – Моделирование дешифратора 4-16 (Functional)
2.11 Код на HDL масштабируемого устройства
На рисунке 2.10 представлено описание устройства на VHDL.
19
Рисунок 2.10 – Дешифратор 4-16 на VHDL
Для описания устройства использовались модули DC 3-8.
2.12 Схема из RTL viewer для кода HDL масштабируемого устройства
На рисунке 2.11 представлена схема из RTL viewer для кода на VHDL.
20