Рисунок 2.5 – T триггер на основе D триггера на VHDL
2.7Схема из RTL viewer для кода VHDL
На рисунке 2.6 представлена схема для T триггера на основе D триггера из
RTL viewer.
Рисунок 2.6 – Схема устройства из RTL viewer
11
2.8Моделирование устройства, описанного кодом VHDL
На рисунке 2.7 представлено моделирование устройства, описанного на
VHDL, в режиме Timing.
Рисунок 2.7 – Моделирование T триггера на основе D триггера,
описанного на VHDL (Timing)
Результаты моделирования совпадают с таблицей истинности.
Минимальная продолжительность входного сигнала 0,6 нс.
На рисунке 2.8 представлено моделирование с длительностью входного сигнала
0,5 нс.
Рисунок 2.8 – Моделирование, длительность входного сигнала 0,5 нс
12
3ДВУХСТУПЕНЧАТЫЙ D ТРИГГЕР
3.1Таблица истинности
Втаблице 3.1 представлена таблица истинности двухступенчатого D
триггера.
Таблица 3.1 – Таблица истинности двухступенчатого D триггера
D |
C |
Q(t) |
Q(t+1) |
Режим |
|
|
|
|
|
Х |
0 |
0/1 |
0/1 |
хранение |
|
|
|
|
|
0 |
1 |
X |
0 |
установка в 0 |
|
|
|
|
|
1 |
1 |
X |
1 |
установка в 1 |
|
|
|
|
|
3.2Функциональная схема
На рисунке 3.1 представлена функциональная схема двухступенчатого D
Рисунок 3.1 – Функциональная схема двухступенчатого D шифратора
Схема выполнена на базисе ИЛИ-НЕ.
3.3Формула
Формулы для важных точек, обозначенных на функциональной схеме,
выглядят следующим образом:
1( + 1) = ( ) ( )
13
1( + 1) = ( ) 1( )1( + 2) = 1( + 1) 1( + 1)1( + 2) = 1( + 1) 1( + 1)3( + 3) = 1( + 2) ( + 2)3( + 3) = 1( + 2) ( + 2)( + 4) = 3( + 3) ( + 3)( + 4) = 3( + 3) ( + 3)
3.4Моделирование
На рисунке 3.2 представлено моделирование в режиме Timing.
Рисунок 3.2 – Моделирование двухступенчатого D триггера (Timing)
Так как данная реализация D триггера основана с учетом задержек, а режим
Functional не учитывает их, то моделирование в данном режиме невозможно.
Результаты моделирования совпадают с таблицей истинности.
Минимальная длительность сигнала 0,9 нс.
На рисунке 3.3 представлено моделирование с длительностью входного сигнала 0,8 нс.
14
Рисунок 3.3 – Моделирование, длительность входного сигнала 0,8 нс
3.5Код на VHDL
На рисунке 3.4 представлено описание устройства на VHDL.
Рисунок 3.4 – Двухступенчатый D триггер на VHDL
3.6Схема из RTL viewer для кода VHDL
На рисунке 3.5 представлена схема для двухступенчатого D триггера из
RTL viewer.
15
Рисунок 3.5 – Схема устройства из RTL viewer
3.7Моделирование устройства, описанного кодом VHDL
На рисунке 3.6 представлено моделирование устройства, описанного на
VHDL, в режиме Timing.
Рисунок 3.6 – Моделирование устройства, описанного на VHDL (Timing)
Результаты моделирования совпадают с таблицей истинности.
Минимальная длительность сигнала 1,3 нс.
На рисунке 3.7 приведено моделирование с длительностью входного сигнала 1,2 нс.
Рисунок 3.7 – Моделирование, длительность входного сигнала 1,2 нс
16
Заключение
В процессе выполнения работы были построены на холсте схемы динамического RS триггера (на базисе ИЛИ-НЕ), T триггера на основе одноступенчатого D триггера (на базисе И-НЕ), двухступенчатого D триггера (на базисе ИЛИ-НЕ), а также описаны на VHDL. Оба варианта были промоделированы.
17