3ДЕЛИТЕЛЬ ЧАСТОТЫ
3.1Необходимые расчеты
Период входного сигнала равен 20 нс. Нам нужно добиться частоты выходного сигнала 2380952 Гц, что значит период выходного сигнала должен быть равен 420 нс. Тогда модуль счета будет равен 21 (Tвых/Tвх), следовательно у счетчика будет 5 выходов (24<21<25).
3.2Функциональная схема
На рисунке 3.1 представлена функциональная схема делителя частоты.
Рисунок 3.1 – Функциональная схема устройства
3.3Моделирование
На рисунках 3.2 – 3.4 представлено моделирование устройства в режиме
Timing.
11
Рисунок 3.2 – Моделирование устройства (Timing). Часть 1
Рисунок 3.3 – Моделирование устройства (Timing). Часть 2
Рисунок 3.4 – Моделирование устройства (Timing). Часть 3
Период выходного сигнала равен 420 нс. Первая половина периода равна
215,261 нс. Вторая половина периода равна204,739 нс. Полученные результаты укладываются в погрешность 5 нс.
На рисунках 3.5 – 3.7 представлено моделирование устройства в режиме
Functional.
Рисунок 3.5 – Моделирование устройства (Functional). Часть 1
12
Рисунок 3.6 – Моделирование устройства (Functional). Часть 2
Рисунок 3.7 – Моделирование устройства (Functional). Часть 3
Период выходного сигнала равен 420 нс. Первая половина периода равна
210 нс. Вторая половина периода равна 210 нс.
3.4Код на SystemVerilog
На рисунке 3.8 представлено описание устройства на SystemVerilog.
Рисунок 3.8 – Описание устройства на SystemVerilog 13
3.5Схема из RTL viewer для кода SystemVerilog
На рисунке 3.9 представлена схема из RTL viewer для кода SystemVerilog.
Рисунок 3.9 – Схема из RTL viewer для кода SystemVerilog
3.6Моделирование устройства, описанного кодом SystemVerilog
На рисунках 3.10 – 3.12 представлено моделирование устройства в режиме
Timing.
Рисунок 3.10 – Моделирование устройства (Timing). Часть 1
Рисунок 3.11 – Моделирование устройства (Timing). Часть 2
14
Рисунок 3.12 – Моделирование устройства (Timing). Часть 3
Период выходного сигнала равен 420 нс. Первая половина периода равна
213,96 нс. Вторая половина периода равна 206, 04 нс. Полученные результаты укладываются в погрешность 5 нс.
15
4 УСТРОЙСТВО, РЕАЛИЗУЮЩЕЕ ЗАДЕРЖКУ
4.1Необходимые расчеты
Частота входного сигнала 50 МГц, значит его период равен 20 нс. Задержка между сигнала должна быть 640 нс. Длительность выходного сигнала такая же как период 20 нс. Таким образом модуль счета будет равен 33 (t1вых/Tвх + tзадерж/Tвх), значит у счетчика будет 6 выходов (25<33<26).
4.2Функциональная схема
На рисунке 4.1 представлена функциональная схема устройства,
реализующего задержку.
Рисунок 4.1 – Функциональная схема устройства
4.3Моделирование
На рисунке 4.2 – 4.4 представлено моделирование устройства в режиме
Timing.
16
Рисунок 4.2 – Моделирование устройства (Timing). Часть 1
Рисунок 4.3 – Моделирование устройства (Timing). Часть 2
Рисунок 4.4– Моделирование устройства (Timing). Часть 3
Задержка между сигналами 640 нс. Сигнал длится 20 нс.
На рисунках 4.5 – 4.7 представлено моделирование устройства в режиме
Functional.
Рисунок 4.5 – Моделирование устройства (Functional). Часть 1
17
Рисунок 4.6 – Моделирование устройства (Functional). Часть 2
Рисунок 4.7 – Моделирование устройства (Functional). Часть 3
Задержка между сигналами 640 нс. Сигнал длится 20 нс.
4.4Код на SystemVerilog
На рисунке 4.8 представлено описание устройства на SystemVerilog.
Рисунок 4.8 – Описание устройства SystemVerilog
18
4.5Схема из RTL viewer для кода SystemVerilog
На рисунке 4.9 представлена схема из RTL viewer для кода SystemVerilog.
Рисунок 4.9 – Схема из RTL viewer для кода SystemVerilog
4.6Моделирование устройства, описанного кодом SystemVerilog
На рисунках 4.10 – 4.12 представлено моделирование устройства в режиме
Timing.
Рисунок 4.10 – Моделирование устройства (Timing). Часть 1
Рисунок 4.11 – Моделирование устройства (Timing). Часть 2
19
Рисунок 4.12 – Моделирование устройства (Timing). Часть 3
Задержка между сигналами 640 нс. Сигнал длится 20 нс.
20