Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:

2 Семестр / Отчеты / 17 варик / ЭИС лаб 7_данные_удалены

.pdf
Скачиваний:
17
Добавлен:
07.06.2022
Размер:
1.91 Mб
Скачать

RP

Q4

Q3

Q2

Q1

Q0

Сигнала

 

 

 

 

 

 

 

 

 

 

 

 

 

16

0

0

1

0

1

0

17

0

0

1

0

0

1

18

0

0

1

0

0

0

19

0

0

0

1

1

1

20

0

0

0

1

1

0

21

0

0

0

1

0

1

22

0

0

0

1

0

0

23

0

0

0

0

1

1

24

0

0

0

0

1

0

25

0

0

0

0

0

1

26

0

0

0

0

0

0

27

0

1

1

0

0

1

28

0

1

1

0

0

0

29

0

1

0

1

1

1

30

1

1

1

0

0

1

31

0

1

1

0

0

0

3.2 Функциональная схема

На рисунке 3.2.1 представлено изображение функциональной схемы для синхронного счётчика.

Рисунок 3.2.1 – Функциональная схема синхронного счётчика

11

3.3 Моделирование функциональной схемы

На рисунке 3.3.1 и 3.3.2 представлено моделирование функциональной схемы в двух режимах работы.

Рисунок 3.3.1 – Моделирование функциональной схемы в режиме Timing

Рисунок 3.3.2 – Моделирование функциональной схемы в режиме Functional

3.4 Код на HDL

На рисунке 3.4.1 представлено изображение кода на VHDL.

Рисунок 3.4.1 – Код описания устройства на VHDL 12

3.5 Схема из RTL viewer для кода на HDL

На рисунке 3.5.1 представлено изображение схемы из RTL viewer, для кода написанном на VHDL.

Рисунок 3.5.1 – Схема из RTL viewer для кода на VHDL

3.6 Моделирование устройства, описанного кодом HDL

На рисунке 3.6.1 и 3.6.2 представлено изображения моделирования синхронного счётчика, описанного кодом VHDL, в двух режимах работы.

Рисунок 3.6.1 – Моделирование устройства в режиме Timing

Рисунок 3.6.2 – Моделирование устройства в режиме Functional

13

ВЫВОДЫ

В ходе выполнения данной лабораторной работы были освоены навыки совместного использования регистров и счётчиков.

Были составлены таблицы истинности для заданных устройств, согласно варианту.

Были собраны на холстах bdf и промоделированы в двух режимах схемы вычислителя функций и счётчиков из лабораторной работы №5.

Данные устройства были описаны на языке описания аппаратуры VHDL,

также промоделированы.

Результаты моделирования каждой схемы соответствуют её таблице истинности.

14