Рисунок 3.2.1 – Функциональная схема делителя частоты
3.3 Моделирование функциональной схемы
На рисунках 3.3.1 – 3.3.3 представлено моделирование функциональной схемы делителя частоты в режиме Timing.
Рисунок 3.3.1 – Переход 0 – 1
Рисунок 3.3.2 – Переход 1 – 0
11
Рисунок 3.3.3 – Переход 0 – 1
Далее произведём расчёты, для проверки данных:
0 = 888,829 нс – 586,928 нс = 301,901 нс
1 = 1186,928 нс – 888,829 нс= 298,099 нс Tвых = 0+ 1=301,901 нс + 298,099 нс = 600 нс
Полученный результат соответствует ожидаемому результату.
На рисунках 3.3.4 – 3.3.6 представлено моделирование в режиме
Functional.
Рисунок 3.3.4 – Переход 0 – 1
12
Рисунок 3.3.5 – Переход 1 – 0
Рисунок 3.3.6 – Переход 0 – 1
Далее произведём расчёты, для проверки данных:
0 = 880 нс – 580 нс = 300 нс
1 = 1180 нс – 880 нс= 300 нс
Tвых = 0+ 1=300 нс + 300 нс = 600 нс
Полученный результат соответствует ожидаемому результату.
3.4 Код на VHDL
На рисунке 3.4.1 представлен код для делителя частоты описанный на
VHDL.
Рисунок 3.4.1 – Код описания устройства на VHDL 13
3.5 Схема из RTL viewer для кода VHDL
На рисунке 3.5.1 представлена схема из RTL viewer для кода,
написанного на VHDL.
Рисунок 3.5.1 – Схема из RTL viewer
3.6 Моделирование устройства описанного VHDL
На рисунках 3.6.1 – 3.6.3 представлено моделирование устройства описанного VHDL, в режиме Timing.
Рисунок 3.6.1 – Переход 0 – 1
Рисунок 3.6.2 – Переход 1 – 0
14
Рисунок 3.6.3 – Переход 0 – 1
Далее произведём расчёты, для проверки данных:
0 = 888,326 нс – 586,642 нс = 301,684 нс
1 = 1186,642 нс – 888,326 нс= 298,316 нс Tвых = 0+ 1=301,684 нс + 298,316 нс = 600 нс
Полученный результат соответствует ожидаемому результату.
4 ФОРМИРОВАТЕЛЬ ЗАДЕРЖКИ
4.1 Расчёты
Ниже приведены расчёты для формирователя задержки.
Период входного сигнала: T = 1 / 50МГц = 20 нс.
Время задержки (длительность «0»): t0 = 460 нс.
Время сигнала (длительность «1»): t1 = 20 нс.
Модуль счёта: (t0 + t1) / T = 24.
4.2 Функциональная схема
На рисунке 4.2.1 представлена функциональная схема формирователя задержки.
15
Рисунок 4.2.1 – Функциональная схема устройства
4.3 Моделирование функциональной схемы
На рисунках 4.3.1 – 4.3.3 представлен результат моделирования функциональной схемы, в режиме Timing.
Рисунок 4.3.1 – Начало выходного сигнала
Рисунок 4.3.2 – Конец выходного сигнала
Рисунок 4.3.3 – Начало нового выходного сигнала
16
Произведём проверку:
Твых = 494,782 нс – 474,782 нс = 20 нс
3 = 954,782 нс – 494,782 нс = 460 нс На основе рассчётов, можно сделать вывод, что работа была выполнена
верно.
На рисунках 4.3.4 – 4.4.6 представлено моделирование устройства в режиме Functional.
Рисунок 4.3.4 - Начало выходного сигнала
Рисунок 4.3.5 – Конец выходного сигнала
Рисунок 4.3.6 – Начало нового выходного сигнала Произведём рассчёты:
Твых = 490 нс – 470 нс = 20 нс3 = 950 нс – 490 нс = 460 нс
На основе рассчётов, можно сделать вывод, что работа была выполнена верно.
17
4.4 Код на VHDL
На рисунке 4.4.1 представлен код описания устройства на VHDL.
Рисунок 4.4.1 – Код описания устройства на VHDL
4.5 Схема из RTL viewer
На рисунке 4.5.1 представлена схема формирователя задержки из RTL viewer.
Рисунок 4.5.1 – Схема из TRL viewer
4.6 Моделирование устройства, описанного кодом VHDL
На рисунках 4.6.1 – 4.6.3 представлен результат моделирования устройства, описанного кодом VHDL, в режиме Timing.
18
Рисунок 4.6.1 – Начало выходного сигнала
Рисунок 4.6.2 – Конец выходного сигнала
Рисунок 4.6.3 – Начало нового выходного сигнала Произведём рассчёты:
Твых = 494,782 нс – 474,782 нс = 20 нс3 = 954,782 нс – 494,782 нс = 460 нс
На основе рассчётов, можно сделать вывод, что работа была выполнена верно.
19
ВЫВОДЫ
В ходе выполнения данной работы были изучены асинхронные и синхронные двоичные счётчики, делители частоты и формирователи задержек и их принцип построения и работы.
Были составлены таблицы истинности для счётчиков, выполнены расчёты для делителя частоты и хадачи формирования задержек согласно варианту.
Результаты моделирования каждой схемы соответствует её таблице функционирования и расчёту.
20