3.РЕГИСТР ТИПА PIPO
3.1ТАБЛИЦА ИСТИННОСТИ
Втаблице 3.1.1 приведена таблица функционирования асинхронного вычитающего счётчика на основе D триггера.
Таблица 2.1.1 – таблица функционирования
№ сигнала |
1 |
2 |
3 |
4 |
||
|
D13 |
a13 |
b13 |
x |
x |
|
|
D12 |
a12 |
b12 |
x |
x |
|
|
D11 |
a11 |
b11 |
x |
x |
|
|
D10 |
a10 |
b10 |
x |
x |
|
|
D9 |
a9 |
b9 |
x |
x |
|
|
D8 |
a8 |
b8 |
x |
x |
|
|
D7 |
a7 |
b7 |
x |
x |
|
|
D6 |
a6 |
b6 |
x |
x |
|
|
D5 |
a5 |
b5 |
x |
x |
|
|
D4 |
a4 |
b4 |
x |
x |
|
|
D3 |
a3 |
b3 |
x |
x |
|
|
D2 |
a2 |
b2 |
x |
x |
|
|
D1 |
a1 |
b1 |
x |
x |
|
|
D0 |
a0 |
b0 |
x |
x |
|
Входы |
R |
0 |
0 |
0 |
1 |
|
Load |
0 |
0 |
1 |
0 |
||
|
||||||
|
P13 |
x |
x |
c13 |
x |
|
|
P12 |
x |
x |
c12 |
x |
|
|
P11 |
x |
x |
c11 |
x |
|
|
P10 |
x |
x |
c10 |
x |
|
|
P9 |
x |
x |
c9 |
x |
|
|
P8 |
x |
x |
c8 |
x |
|
|
P7 |
x |
x |
c7 |
x |
|
|
P6 |
x |
x |
c6 |
x |
|
|
P5 |
x |
x |
c5 |
x |
|
|
P4 |
x |
x |
c4 |
x |
|
|
P3 |
x |
x |
c3 |
x |
|
|
P2 |
x |
x |
c2 |
x |
|
|
P1 |
x |
x |
c1 |
x |
|
|
P0 |
x |
x |
c0 |
x |
|
|
Q13 |
a13 |
b13 |
c13 |
0 |
|
Выходы |
Q12 |
a12 |
b12 |
c12 |
0 |
|
Q11 |
a11 |
b11 |
c11 |
0 |
||
|
||||||
|
Q10 |
a10 |
b10 |
c10 |
0 |
|
Q9 |
a9 |
b9 |
c9 |
0 |
|
|
Q8 |
a8 |
b8 |
c8 |
0 |
|
|
Q7 |
a7 |
b7 |
c7 |
0 |
|
|
Q6 |
a6 |
b6 |
c6 |
0 |
|
Выходы |
Q5 |
a5 |
b5 |
c5 |
0 |
|
Q4 |
a4 |
b4 |
c4 |
0 |
||
|
||||||
|
Q3 |
a3 |
b3 |
c3 |
0 |
|
|
Q2 |
a2 |
b2 |
c2 |
0 |
|
|
Q1 |
a1 |
b1 |
c1 |
0 |
|
|
Q0 |
a0 |
b0 |
c0 |
0 |
3.2 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 3.2.1 приведена функциональная схема для регистра типа SIPO.
Рисунок 3.2.1 – функциональная схема
3.3 МОДЕЛИРОВАНИЕ
На рисунке 3.3.1 представлено моделирование в режиме Functional.
Рисунок 3.3.1 – моделирование схемы в режиме Funtional
Один временной интервал равен 100 наносекунд. Если сравнить
моделирование с таблицей истинности, то они совпадают.
На рисунке 3.3.2 представлено моделирование в режиме Timing.
Рисунок 3.3.2 – моделирование в режиме Timing
Так как моделирование в режиме Timing приближено к реальности и
отображает задержки переключения, из-за чего результат немного искажается
от идеального.
3.4 КОД НА HDL
Ниже представлен код на VHDL:
library ieee;
use ieee.std_logic_1164.all; entity PIPO_v is
port (
C, R, Load: in std_logic;
D: in std_logic_vector (13 downto 0);
P:in std_logic_vector (13 downto 0);
Q:out std_logic_vector (13 downto 0)); end;
architecture synth of PIPO_v is
signal z: std_logic_vector (13 downto 0);
begin Q <= z;
process (C, Load) begin if Load = '1' then z <= P; elsif rising_edge(C) then
if R = '1' then z <= (others => '0'); else z <= D;
end if; end if;
end process; end;
3.5 СХЕМА ИЗ RTL VIEWER ДЛЯ КОДА HDL
На рисунке 3.5.1 приведена схема из RTL Viewer для кода HDL.
Рисунок 3.5.1 – схема из RTL Viewer
3.6 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ
HDL
На рисунке 3.6.1 представлено моделирование в режиме Timing для кода
HDL.
Рисунок 3.6.1 – моделирование устройства, описанного кодом HDL
Сравнивая результат моделирования и таблицу истинности, можно сделать выводы о том, что они совпадают.
Заключение
В результате выполнения лабораторной работы были изучены регистры, их
принципы построения и работы, а также выполнены следующие задачи:
-Составлены таблицы истинности для регистров
-Собраны схемы на холстах и промоделированы эти схемы
-написан код для каждой из схем и так же промоделированы